RU2031546C1

RU2031546C1 - Device for decoding multi-frequency signals

Info

Publication number: RU2031546C1
Authority: RU
Inventors: Валентин Иванович Поставной; Олег Иванович Мудров; Николай Владимирович Тупицын; Геннадий Владимирович Бондарь
Original assignee: Валентин Иванович Поставной; Олег Иванович Мудров; Николай Владимирович Тупицын; Геннадий Владимирович Бондарь
Priority date: 1992-01-16
Filing date: 1992-01-16
Publication date: 1995-03-20

Abstract

FIELD: radio engineering. SUBSTANCE: device has filter 1, comparator 2, register 30, delay element 7, four counters 5,9,16,18, two AND elements 3 and 8, two OR element 11 and 15, comparing unit 14, distributor 22, and subtracting unit 13. In addition, device has unit of AND elements, five OR elements 17,19,21,26,31, two AND elements 4 and 25, unit of AND-OR elements 23, switch unit 27, unit of OR elements, unit 10 for initial setting, unit 6 for dividing frequencies, and two delay elements 20 and 24. EFFECT: enhanced noise immunity. 1 dwg

Description

Изобретение относится к радиотехнике. The invention relates to radio engineering.

Целью является повышение помехоустойчивости. The goal is to increase noise immunity.

На чертеже изображена структурная электрическая схема предложенного устройства. The drawing shows a structural electrical diagram of the proposed device.

Устройство содержит фильтр 1, компаратор 2, первый элемент И 3, третий элемент И 4, первый счетчик 5, блок деления частот 6, первый элемент задержки 7, второй элемент И 8, второй счетчик 9, блок 10 начальной установки, первый элемент ИЛИ 11, блок 12 элементов И, вычитающий блок 13, блок 14 сравнения, второй элемент ИЛИ 15, третий счетчик 16, третий элемент ИЛИ 17, четвертый счетчик 18, четвертый элемент ИЛИ 19, второй элемент задержки 20, пятый элемент ИЛИ 21, распределитель 22, блок 23 элементов И-ИЛИ, третий элемент задержки 24, четвертый элемент И 25, шестой элемент ИЛИ 26, блок ключей 27, постоянное запоминающее устройство (ПЗУ) 28, блок 29 элементов ИЛИ, регистр 30, седьмой элемент ИЛИ 31. The device comprises a filter 1, a comparator 2, a first element And 3, a third element And 4, a first counter 5, a frequency division unit 6, a first delay element 7, a second element And 8, a second counter 9, an initial installation unit 10, a first OR element 11 , AND element block 12, subtracting block 13, comparison unit 14, second OR element 15, third counter 16, third OR element 17, fourth counter 18, fourth OR element 19, second delay element 20, fifth OR element 21, distributor 22, block 23 AND-OR elements, the third delay element 24, the fourth AND element 25, the sixth OR element 26, a key block 27, read-only memory (ROM) 28, an OR element block 29, a register 30, a seventh OR element 31.

Устройство работает следующим образом. The device operates as follows.

Нажатием одной из L кнопок управления (L - число сигналов, используемых в системе связи) выбирается сигнал, используемый в системе связи в данный момент. Кнопки жестко связаны с входами выбора адреса ЕР соответствующих зон ПЗУ 28. В каждой зоне ПЗУ 28 записана в двоичном коде структура кодовой последовательности одного из сигналов. После нажатия одной из L кнопок открывается соответствующий ключ и информация одной из зон ПЗУ 28 передается в регистр 30. Одновременно сигнал от ключа через элемент ИЛИ 31 поступает на тактовый вход регистра 30. Так как регистр является параллельным на D-триггерах, то при поступлении сигнала на его тактовый вход происходит одновременная запись во все ячейки регистра кода чисел, хранящегося в определенной зоне ПЗУ 28. Таким образом данное устройство настроилось на работу с определенным сигналом. Допустим, что устройство работает с трехчастотным сигналом (М=3). При нажатии одной из L кнопок из ПЗУ 28 в регистр 30 записалась кодовая структура сигнала 3,1,2. Устройство настроилось на работу с сигналом, имеющим частотную структуру 3,1,2. By pressing one of the L control buttons (L is the number of signals used in the communication system), the signal currently used in the communication system is selected. The buttons are rigidly connected to the EP address selection inputs of the respective zones of the ROM 28. In each zone of the ROM 28, the structure of the code sequence of one of the signals is recorded in binary code. After pressing one of the L buttons, the corresponding key is opened and the information of one of the ROM zones 28 is transmitted to the register 30. At the same time, the signal from the key through the OR element 31 is fed to the clock input of the register 30. Since the register is parallel on the D-flip-flops, when the signal at its clock input there is a simultaneous recording in all cells of the register of a code of numbers stored in a certain zone of ROM 28. Thus, this device is configured to work with a specific signal. Suppose that the device operates with a three-frequency signal (M = 3). When you press one of the L buttons from the ROM 28 to the register 30, the code structure of the signal 3,1,2 is written. The device is tuned to work with a signal having a frequency structure of 3.1.2.

С момента обнаружения сигнала в приемном устройстве включается источник тактовой частоты, который вырабатывает импульсы с частотой 2М (М - наивысшая частота в структуре сигнала). Устройство синхронизации синфазирует работу источника тактовой частоты с моментом поступления сигнала. При включении на клемме А появляется сигнал, который через дифференциальный элемент и элементы ИЛИ 11, 17, 19 приводит все счетчики и распределитель 22 уровней в исходное состояние, а именно импульс начальной установки подается на входы S, R счетчиков 5, 9 через элемент ИЛИ 11, на входы S, R счетчиков 16, 18 через элемент ИЛИ 17 и на вход распределителя 22 через элемент ИЛИ 19. Это означает что при поступлении импульсов на счетные входы счетчиков последние будут подсчитывать их количество в порядке поступления, например 1,2... и т.д. Никакого другого разрешения для работы счетчиков не нужно. То же самое и для распределителя 22 уровней. При поступлении первого импульса на тактовый вход С распределитель уровней 22 распределяет его в первый канал (первый выход), второго - во второй канал (второй выход) и т.д. Никакого другого разрешения для работы распределителя 22 не нужно. Причем сигнал на конкретном выходе распределителя 22 действует постоянно до тех пор, пока не поступит очередной импульс на его вход. From the moment a signal is detected in the receiving device, the clock source is turned on, which generates pulses with a frequency of 2M (M is the highest frequency in the signal structure). The synchronization device inphases the operation of the clock source with the moment the signal arrives. When turned on, a signal appears on terminal A that, through the differential element and OR elements 11, 17, 19, brings all the counters and level distributor 22 to its initial state, namely, the initial setting pulse is supplied to the inputs S, R of the counters 5, 9 through the OR element 11 , to the inputs S, R of the counters 16, 18 through the OR element 17 and to the input of the distributor 22 through the OR element 19. This means that when pulses arrive at the counting inputs of the counters, the latter will count their number in the order they are received, for example, 1.2 ... etc. No other permission is required for the operation of the meters. The same goes for the 22 level distributor. When the first pulse arrives at clock input C, the level distributor 22 distributes it to the first channel (first output), the second to the second channel (second output), etc. No other authorization is required for operation of dispenser 22. Moreover, the signal at a specific output of the distributor 22 acts continuously until another pulse arrives at its input.

Одновременно сигнал с выхода элемента ИЛИ 19 через элемент задержки 20 и элемент ИЛИ 21 поступает на тактовый вход распределителя 22. Время задержки в элементе 20 составляет t₃ = T_o/2. Этот первый тактовый импульс поступает на первый выход распределителя уровней 22, который подключен к вторым входам элементов И блока 23, первые входы которых соединены с первой ячейкой регистра 30. Таким образом информация из первой ячейки регистра 30 через блок 23 элементов И-ИЛИ поступает на второй вход блока деления частоты 6, в частности на вход дешифратора блока 6, сигнал на выходе которого будет на одном из М выходов в зависимости от двоичной комбинации, поступившей из ячейки регистра 30. Следовательно, на второй вход элемента И 3 будут поступать импульсы с частотой в два раза меньше тактовой. Кроме того, информация из первой ячейки регистра 30 через блок элементов И-ИЛИ 23 и элемент задержки 24 (время задержки t_з = Т/2) поступает на вход В вычитающего блока 13.At the same time, the signal from the output of the OR element 19 through the delay element 20 and the OR element 21 is fed to the clock input of the distributor 22. The delay time in the element 20 is t ₃ = T _o / 2. This first clock pulse arrives at the first output of the level distributor 22, which is connected to the second inputs of the AND elements of block 23, the first inputs of which are connected to the first cell of the register 30. Thus, information from the first cell of the register 30 passes through the block 23 of the AND-OR elements to the second the input of the frequency division unit 6, in particular the input of the decoder unit 6, the output of which will be at one of the M outputs, depending on the binary combination received from the register cell 30. Therefore, the second input of the And 3 element will have a post pat pulses with a frequency of half the clock. In addition, information from the first cell of the register 30 through the block of AND-OR 23 elements and the delay element 24 (delay time t _s = T / 2) is input to the subtracting block 13.

Входной сигнал, прошедший широкополосный аналоговый фильтр 1, поступает на компаратор 2. Сигнал на выходе компаратора будет в том случае, если поступающий на его вход сигнал превысил какой-то заранее установленный уровень. Допустим этот уровень равен нулю. Тогда в моменты времени, соответствующие положительным полуволнам поступающих сигналов, на выходе компаратора 2 будем иметь сигнал, который, совпадая в определенные моменты времени с импульсами, поступающими на второй вход элемента И 3, будет поступать на инверсный вход элемента И 4 и на вход элемента задержки 7. Так как на второй вход элемента И 3 будут поступать импульсы прореженной тактовой частоты, то на выход элемента И 3 будут поступать сигналы, соответствующие только положительным полуволнам полезного сигнала. Время задержки элемента 7 равно одному тексту. После элемента задержки 7 сигнал через элемент И 8 поступает на второй вход элемента И 4. На выходе элемента И 4 сигнал будет при наличии сигнала от элемента И 8 и отсутствии сигнала на инверсном входе. Таким образом на вход счетчика 5 будут поступать импульсы, фиксирующие переход от положительной полуволны каждой частоты к отрицательной. Одновременно счетчик 9 подсчитывает количество тактовых импульсов. При подсчете количества импульсов равном 2М счетчик 9 выдает сигнал на считывание через элемент И 12 в двоичном коде числа, подсчитанного за это время счетчиком 5 количества импульсов (что соответствует номиналу частоты в структуре сигнала). Данное число в двоичном коде поступает на вход А вычитающего блока 13. Одновременно сигнал со счетчика 9 поступает на вход вычитающего блока 13 и вход блока сравнения 14. Кроме того, этот же сигнал через элемент ИЛИ 11 приводит в исходное состояние счетчики 5 и 9. Разность чисел А и В поступает на блок 14 сравнения с нулем. Если число, поступившее на вход блока 14, равно нулю (произошло совпадение номиналов принятой частоты и записанной в ячейке регистра 30), то при наличии сигнала на входе данного устройства появляется сигнал на выходе, который регистрируется счетчиками 16 и 18. Если же разность не равна нулю, то факт сравнения регистрируется только счетчиком 16. Сравнение происходит не постоянно, а только по управляющему сигналу от счетчика 9. The input signal that has passed the broadband analog filter 1, is fed to the comparator 2. The signal at the output of the comparator will be if the signal received at its input has exceeded some predetermined level. Let's say this level is zero. Then at times corresponding to the positive half-waves of the incoming signals, at the output of the comparator 2 we will have a signal that, coinciding at certain points in time with the pulses arriving at the second input of the And 3 element, will go to the inverse input of the And 4 element and to the input of the delay element 7. Since pulses of the thinned clock frequency will arrive at the second input of the And 3 element, then signals corresponding to only positive half-waves of the useful signal will come to the output of And 3. The delay time of element 7 is equal to one text. After delay element 7, the signal through element And 8 is fed to the second input of element And 4. At the output of element And 4, the signal will be in the presence of a signal from element And 8 and there is no signal at the inverse input. Thus, pulses will be received at the input of the counter 5, fixing the transition from the positive half-wave of each frequency to the negative. At the same time, counter 9 counts the number of clock pulses. When counting the number of pulses equal to 2M, the counter 9 gives a signal for reading through the And 12 element in the binary code of the number counted during this time by the counter 5 of the number of pulses (which corresponds to the frequency rating in the signal structure). This binary code goes to the input A of the subtracting unit 13. At the same time, the signal from the counter 9 goes to the input of the subtracting unit 13 and the input of the comparison unit 14. In addition, the same signal returns the counters 5 and 9 to the initial state. numbers A and B goes to block 14 comparison with zero. If the number received at the input of block 14 is zero (there was a coincidence of the values of the received frequency and recorded in the register cell 30), then when there is a signal at the input of this device, a signal appears at the output, which is registered by the counters 16 and 18. If the difference is not equal zero, then the fact of comparison is recorded only by counter 16. Comparison does not occur constantly, but only by the control signal from counter 9.

Таким образом при подсчете счетчиком 9 2М тактовых импульсов на выходах блока 14 появляются импульсы, которые и подсчитываются счетчиками 16 и 18. Кроме того, сигнал с выхода счетчика 9 через элемент ИЛИ 21 поступает на тактовый вход распределителя уровней 22, который распределяет его на второй выход. Этот выход подключен к вторым входам элементов И блока 23, первые входы которых соединены с второй ячейкой регистра. Таким образом информация из второй ячейки регистра через блок элементов И-ИЛИ 23 поступает на второй вход блока деления частоты 6, на вход дешифратора. Следовательно, на второй вход элемента И 3 будут поступать импульсы с частотой в 6 раз меньше тактовой, и в течение длительности частоты f₁ на второй вход элемента И 3 поступит всего 1 импульс, который и будет зафиксирован счетчиком 5. Кроме того, информация из второй ячейки регистра 30 через блок 23 элементов И-ИЛИ и блок задержки 24 поступает на вычитающий блок. Задержка необходима для того, чтобы в вычитающем блоке успело произойти вычитание кодов предыдущей частоты в структуре сигнала как подсчитанного счетчиком 5, так и считанного из ячейки регистра 30. Дальнейшая обработка осуществляется по тому же алгоритму. Для третьей частоты в структуре сигнала на второй вход элемента И 3 будут поступать импульсы с частотой в три раза меньше тактовой. Всего за время действия третьей частоты на второй вход элемента И 3 поступят два импульса.Thus, when counting the counter 9 2M clock pulses at the outputs of block 14, there are pulses, which are counted by the counters 16 and 18. In addition, the signal from the output of the counter 9 through the element OR 21 goes to the clock input of the level distributor 22, which distributes it to the second output . This output is connected to the second inputs of the AND elements of block 23, the first inputs of which are connected to the second register cell. Thus, information from the second cell of the register through the block of AND-OR 23 elements is fed to the second input of the frequency division unit 6, to the input of the decoder. Therefore, pulses with a frequency of 6 times less than the clock pulse will arrive at the second input of the And 3 element, and during the duration of the frequency f _1, only 1 pulse will arrive at the second input of the And 3 element, which will be recorded by the counter 5. In addition, the information from the second cell register 30 through the block 23 of the AND-OR elements and the delay unit 24 is supplied to the subtracting unit. The delay is necessary so that the subtracting unit has time to subtract the codes of the previous frequency in the signal structure, both counted by the counter 5 and read from the register cell 30. Further processing is carried out by the same algorithm. For the third frequency in the signal structure, pulses with a frequency three times less than the clock pulse will arrive at the second input of the And 3 element. In total, during the action of the third frequency, two pulses will arrive at the second input of the And 3 element.

Счетчик 16 подсчитывает общее количество частот в структуре сигнала и при подсчете М частот выдает сигнал на элемент И 25. В том случае, когда структура принимаемого сигнала и копия этого сигнала, хранящаяся в регистре 30, совпадают, счетчик 18 зарегистрирует М нулевых разностей, при этом на выходе этого счетчика появляется сигнал, который свидетельствует о том, что принимаемый ДЧ сигнал различен. В противном случае счетчик 18 не сработает, что приведет к появлению сигнала на выходе элемента И 25, который свидетельствует, что принят ДЧ сигнал, не согласованный с данным устройством. При этом сигналом через элемент ИЛИ 26 обеспечивается приведение устройства в исходное состояние (обнуляются счетчики 5, 9, 16, 18, приводится в исходное состояние распределитель уровней 22, т.е. обеспечивается распределение очередного импульса на первый выход). The counter 16 counts the total number of frequencies in the signal structure and, when counting the M frequencies, gives a signal to the element And 25. In the case when the structure of the received signal and a copy of this signal stored in the register 30 are the same, the counter 18 will register M zero differences, while a signal appears at the output of this counter, which indicates that the received RF signal is different. Otherwise, the counter 18 will not work, which will lead to the appearance of a signal at the output of the And 25 element, which indicates that an RF signal is received that is not consistent with this device. In this case, the signal through the OR element 26 ensures the device is restored to its initial state (the counters 5, 9, 16, 18 are reset to zero, the level distributor 22 is restored to its initial state, i.e., the next pulse is distributed to the first output).

Claims

MULTI-FREQUENCY SIGNAL DECODING DEVICE, comprising a filter, the output of which is connected to the comparator input, a register, a first delay element, the first, second, third, fourth counters, the first and second AND elements, the first and second OR elements, the comparison unit, the dispenser, the subtracting unit, characterized in that the block of AND elements is introduced, the third - the seventh OR element, the third and fourth AND elements, the block of AND - OR elements, the key block, the OR element block, the initial setting block, the frequency division unit, the second and third delay elements, moreover, the output of the comparator is connected to the first input of the first element And, the output of which is connected to the inverse input of the third element And and through the first delay element to the first input of the second element And, the output of which is connected to the direct input of the third element And, the output of which is connected to the counting input of the first a counter whose output is connected to the first input of the AND element block, the second input of which, the first input of the fifth OR element, the first inputs of the subtracting block, the comparison unit, the first OR element are connected to the output of the second counter whose counting input, the second input of the second AND element and the first input of the frequency division block are combined and are the device’s clock input, the inputs of the initial installation of the first and second counters are connected to the output of the first OR element, the output of the initial installation block is connected to the first inputs of the third and fourth OR elements and the second input of the first OR element, the third input of which, the second input of the third OR element and the second input of the fourth OR element are connected to the output of the sixth OR element, the first input of which is inverse input q of the fourth AND element is connected to the output of the fourth counter, which is the first output of the device, the second output of which is the output of the fourth AND element connected to the second input of the sixth OR element, the output of the AND block is connected to the second input of the subtracting unit, the output of which is connected to the second input comparison unit, the first and second outputs of which are connected respectively to the first and second inputs of the second OR element, the output of which is connected to the counting input of the third counter, the input of the initial installation The second and counter inputs of the fourth counter are connected to the output of the third OR element, the second output of the comparison unit is connected to the input of the initial setting of the fourth counter, the output of the third counter is connected to the direct input of the fourth AND element, the output of the fourth OR through the second delay element is connected to the second input of the fifth element OR, the output of which is connected to the first input of the distributor, the second input of which is connected to the output of the fourth element OR, the output of the distributor is connected to the first input of the block of elements AND - OR, the output of which is connected to the second input of the frequency division unit and through the third delay element to the third input of the subtracting unit, the output of the frequency division unit is connected to the second input of the first AND element, the outputs of the key block are connected to the inputs of the permanent memory unit and the sixth OR element, the output of which is connected with the clock input of the register, the output of which is connected to the second input of the block of elements AND - OR, the outputs of the block of permanent memory through the block of elements OR are connected to the information inputs of the register.