RU2026605C1

RU2026605C1 - Multichannel commutator

Info

Publication number: RU2026605C1
Authority: RU
Inventors: Александр Васильевич Палагин; Виктор Николаевич Лещенко
Original assignee: Институт кибернетики им.В.М.Глушкова АН Украины
Priority date: 1991-04-29
Filing date: 1991-04-29
Publication date: 1995-01-09

Abstract

FIELD: computer engineering. SUBSTANCE: multichannel commutator includes N main units 1...N, supplementary unit 2, first group of relay elements 3...N, address selector 4, AND gate 5, register 6, decoder 7, K relay elements 8...K, second group of relay elements 9...N, third group of relay elements 10. . .N, input wire 11, output wire 12, data wire 13, address wire 14, fourth group of relay elements 16...N. Increased reliability of operation of multichannel commutator is influenced by insertion of fourth group of N elements and new couplings. EFFECT: increased reliability of operation. 2 cl, 1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для построения параллельных коммутационных устройств в универсальных системах и структурах высокой производительности, ориентированных на реализацию в виде СБИС. The invention relates to computer technology and can be used to build parallel switching devices in universal systems and structures of high performance, focused on implementation in the form of VLSI.

Известно устройство коммутации, содержащее блок памяти, первый и второй адресные блоки, матричный коммутатор, счетчик, регистр, третий адресный блок (авт. св. N 1211870). Известно коммутационное устройство, содержащее матрицу из MxN-матричных переключателей, каждый из которых содержит матрицу D-триггеров, состоящую из n строк, m столбцов и nxm-управляемых ключей, а кроме того, D-триггеров (m+1)-го управляющего столбца матрицы, основные и дополнительные буферные формирователи, двухвходовые элементы (авт. св. N 1307572). Недостатком известных устройств является низкая надежность, обусловленная отсутствием элементов, позволяющих восстановить его работоспособность в случае отказа коммутационного поля. Known switching device containing a memory block, the first and second address blocks, matrix switch, counter, register, third address block (ed. St. N 1211870). A switching device is known that contains a matrix of MxN-matrix switches, each of which contains a matrix of D-triggers consisting of n rows, m columns and nxm-managed keys, and in addition, D-triggers of the (m + 1) th control column matrices, main and additional buffer formers, two-input elements (ed. St. N 1307572). A disadvantage of the known devices is the low reliability due to the lack of elements to restore its performance in case of failure of the switching field.

Известен матричный коммутатор, содержащий n горизонтальных и n вертикальных коммутируемых шин, в каждой точке пересечения которых расположен коммутационный узел, а также n узлов подключения абонентов, перепрограммируемое постоянное запоминающее устройство и блок управления настройкой [1]. Known matrix switch containing n horizontal and n vertical switched buses, at each point of intersection of which there is a switching node, as well as n nodes connecting subscribers, reprogrammable read-only memory and configuration control unit [1].

Известен многоканальный резервированный коммутатор, содержащий N блоков коммутации, дополнительный блок коммутации, ключей информационную шину, входы начальной установки и записи, входную и выходную шины (авт. св. N 1483623). Недостатком известных устройств является низкая надежность, сложность управления настройкой элементами коммутации. Known multi-channel redundant switch containing N switching units, an additional switching unit, keys information bus, inputs of the initial installation and recording, input and output buses (ed. St. N 1483623). A disadvantage of the known devices is the low reliability, the complexity of the control settings of the switching elements.

Известен многоканальный коммутатор, содержащий N основных блоков, дополнительный блок, первую группу N релейных элементов, входы которых соединены с выходом соответствующего основного блока, а управляющие входы соединены с первой выходной шиной дополнительного блока, входы соединены с первой выходной шиной дополнительного блока, входы записи шины адреса и входные шины основных и дополнительного блоков соединены с одноименными входами и шинами многоканального коммутатора, каждый из основных блоков содержит адресный селектор, вход которого соединен с шиной адреса, блока, элемент И, первый вход которого подключен к входу записи блока, выход элемента И соединен с входом записи регистра, выход которого через дешифратор соединен с управляющими входами K релейных элементов, входы которых соединены с соответствующими цепями входной шины, а выходы объединены и подключены к выходу основного блока, дополнительный блок содержит адресный селектор, вход которого соединен с адресной шиной, а выход - с S-входом триггера, вторую группу релейных элементов, содержащую N строк и K столбцов, третью группу релейных элементов, содержащую N подгрупп N релейных элементов, выход каждого релейного элемента первой группы релейных элементов подключен к соответствующей цепи выходной шины и объединенным выходам релейных элементов соответствующей подгруппы третьей группы релейных элементов, входы одноименных релейных элементов подгрупп третьей группы объединены и подключены к объединенным выходам K-релейных элементов одноименной строки второй группы релейных элементов, входы которых соединены с одноименными цепями входной шины, управляющие входы релейных элементов второй и третьей групп релейных элементов, подключенных соответственно к второй и третьей выходным шинам дополнительного блока, шина данных многоканального коммутатора соединена с одноименными шинами основных и дополнительного блоков, вход начальной установки соединен с одноименным входом дополнительного блока, в каждом основном блоке его шина данных соединена с информационным входом регистра, а выход селектора адреса соединен с вторым входом элемента И. Known multi-channel switch containing N main blocks, an additional block, the first group of N relay elements, the inputs of which are connected to the output of the corresponding main block, and the control inputs are connected to the first output bus of the additional block, the inputs are connected to the first output bus of the additional block, bus recording inputs addresses and input buses of the main and additional blocks are connected to the inputs and buses of the multi-channel switch of the same name, each of the main blocks contains an address selector, the input of which It is connected to the address, block bus, AND element, the first input of which is connected to the block recording input, the output of the And element is connected to the register record input, the output of which is connected to the control inputs K of relay elements, the inputs of which are connected to the corresponding input bus circuits, and the outputs are combined and connected to the output of the main unit, the additional unit contains an address selector, the input of which is connected to the address bus, and the output is with the S-input of the trigger, the second group of relay elements containing N rows and K columns, the third group of relay elements containing N subgroups of N relay elements, the output of each relay element of the first group of relay elements is connected to the corresponding output bus circuit and the combined outputs of the relay elements of the corresponding subgroup of the third group of relay elements, the inputs of the same relay elements of the subgroups of the third group are combined and connected to the combined the outputs of the K-relay elements of the same line of the second group of relay elements, the inputs of which are connected to the same circuit of the input bus, the control inputs of the relay elements of the second and third groups of relay elements connected respectively to the second and third output buses of the additional unit, the data bus of the multichannel switch is connected to the buses of the main and additional units of the same name, the input of the initial installation is connected to the input of the additional unit of the same name, in each main block of it the data bus is connected to the information input of the register, and the output of the address selector is connected to the second input of the element I.

Недостатком прототипа является то, что для контроля работоспособности коммутатора необходим специальный режим работы, позволяющий с помощью внешнего оборудования произвести его тестирование. По его завершении возможно восстановление работоспособности коммутатора и дальнейшая работа. Однако отказ коммутатора может произойти и после окончания режима его тестирования, а именно в процессе его непосредственной работы при перепрограммировании структуры. Но в этом случае пользователь вычислительной системы, в которой он используется, будет работать с коммутатором как с работоспособным и получать ложные результаты. The disadvantage of the prototype is that to control the health of the switch requires a special mode of operation, allowing using external equipment to test it. Upon its completion, it is possible to restore the operability of the switch and further work. However, a switch failure can occur after the end of its testing mode, namely in the process of its direct operation during reprogramming of the structure. But in this case, the user of the computer system in which he is using will work with the switch as if it were functional and receive false results.

Целью изобретения является повышение надежности за счет самовосстановления работоспособности. The aim of the invention is to increase reliability due to self-healing performance.

Достигается это тем, что в многоканальный коммутатор введена четвертая группа N-релейных элементов, первый и второй входы последних соединены соответственно с одноименными цепями выходной шины и одноименными выходами адресных селекторов N-основных блоков, соединенных, кроме того, с шиной селекции дополнительного блока, пятый и шестой вход которого соединен соответственно с первыми и вторыми выходами N-релейных элементов четвертой группы, а K цепей входной шины соединены с одноименными цепями третьего входа N-релейных элементов четвертой группы. This is achieved by the fact that a fourth group of N-relay elements is inserted into the multichannel switch, the first and second inputs of the latter are connected respectively to the same output bus circuits and the same outputs of the address selectors of the N-main blocks, connected, in addition, to the selection bus of the additional unit, fifth and the sixth input of which is connected respectively to the first and second outputs of the N-relay elements of the fourth group, and K circuits of the input bus are connected to the same chains of the third input of the N-relay elements of the fourth groups.

Кроме того, поставленная цель достигается тем, что дополнительный блок содержит первые группы элементов И, регистров, элемент ИЛИ, регистр, первый, второй элемент задержки, схему сравнения, группу схем сравнения, преобразователь сопротивление - код, вторые группы элементов И, регистров, первую и вторую группу дешифраторов, цепи шины селекции дополнительного блока подключены к первым входам соответствующих элементов И первой группы и одноименным входам элемента ИЛИ, выход которого через первый элемент задержки соединен с первым входом схемы сравнения, выходы первой группы элементов И соединены с соответствующими входами записи регистров первой группы, шина данных дополнительного блока подключена к информационным входам регистра и регистров второй группы, шина адреса дополнительного блока соединена с информационными входами регистров первой группы и первыми входами схем сравнения, выходы последних соединены с первыми входами соответствующих элементов И второй группы, первый и второй выходы первой группы регистров соединены соответственно с соответствующими вторыми входами группы схем сравнения, первыми входами одноименной группы дешифраторов и вторыми входами последних, первые и вторые выходы первой группы дешифраторов соответственно соединены с третьей и первой выходной шиной дополнительного блока, вход записи последнего соединен с одноименным входом регистра, выход которого подключен к второму входу схемы сравнения, третий вход последней связан с выходом преобразователя сопротивления, выход схемы сравнения соединен с вторыми входами схем И первой группы и через второй элемент задержки подключен к вторым входам одноименной группы схем И, выходы последних соединены с входами записи соответствующих регистров второй группы регистров, выходы которых через дешифраторы второй группы дешифраторов связаны с второй выходной шиной дополнительного блока, причем пятый и шестой входы дополнительного блока соединены соответственно с первым и вторым входом преобразователя сопротивление - код. In addition, the goal is achieved in that the additional block contains the first groups of AND elements, registers, an OR element, a register, the first, second delay element, a comparison circuit, a group of comparison circuits, a resistance-code converter, second groups of AND elements, registers, the first and a second group of decoders, the selection bus circuit of the additional unit is connected to the first inputs of the corresponding AND elements of the first group and the same inputs of the OR element, the output of which is connected through the first delay element to the first input of the circuit we are comparing the outputs of the first group of elements AND are connected to the corresponding inputs of the registers of the first group, the data bus of the additional unit is connected to the information inputs of the register and registers of the second group, the address bus of the additional unit is connected to the information inputs of the registers of the first group and the first inputs of the comparison circuits, outputs of the latter connected to the first inputs of the corresponding elements AND of the second group, the first and second outputs of the first group of registers are connected respectively to the corresponding second the inputs of the group of comparison circuits, the first inputs of the same group of decoders and the second inputs of the latter, the first and second outputs of the first group of decoders are respectively connected to the third and first output bus of the additional unit, the recording input of the latter is connected to the same input of the register, the output of which is connected to the second input of the comparison circuit , the third input of the latter is connected to the output of the resistance converter, the output of the comparison circuit is connected to the second inputs of the circuits of the first group and through the second delay element is accessible to the second inputs of the same group of AND circuits, the outputs of the latter are connected to the recording inputs of the corresponding registers of the second group of registers, the outputs of which through the decoders of the second group of decoders are connected to the second output bus of the additional unit, and the fifth and sixth inputs of the additional unit are connected respectively to the first and second input resistance converter - code.

Вышеописанные отличительные признаки предлагаемого устройства способствует повышению надежности за счет самовосстановления работоспособности. The above distinguishing features of the proposed device improves reliability due to self-healing performance.

Анализ отличительных признаков аналогов, прототипа, устройств решающих аналогичную цель, показывает, что такой отличительный признак предлагаемого изобретения, как четвертая группа релейных элементов отсутствует у известных устройств. Кроме того, такие отличительные признаки как основные и дополнительные блоки не могут быть применены в предлагаемом изобретении для достижения поставленной цели. Необходимо было такое изменение их структуры и введение новых связей, которое позволило получить качественно новый эффект, отсутствующий у известных устройств. Analysis of the hallmarks of analogues, prototype devices that solve a similar goal, shows that such a hallmark of the invention, as the fourth group of relay elements is absent in known devices. In addition, such distinguishing features as the main and additional blocks cannot be applied in the present invention to achieve the goal. It was necessary such a change in their structure and the introduction of new connections, which made it possible to obtain a qualitatively new effect, which is absent in known devices.

На фиг. 1 представлена функциональная схема многоканального коммутатора; на фиг. 2 - функциональная схема дополнительного блока; на фиг. 3 - функциональная схема четвертой группы релейных элементов. In FIG. 1 shows a functional diagram of a multi-channel switch; in FIG. 2 is a functional diagram of an additional unit; in FIG. 3 is a functional diagram of a fourth group of relay elements.

Многоканальный коммутатор (фиг. 1) содержит N основных блоков 1.1-1.N, дополнительный блок 2, первую группу релейных элементов, содержащую N релейных элементов 3.1-3.N, адресный селектор 4, элемент И 5, регистр 6, дешифратор 7, K релейных элементов 8.1-8.К, вторую группу релейных элементов 9.11-9N^.K, содержащую N строк и К столбцов, третью группу релейных элементов 10.11-10.N.N, содержащую N подгрупп из N релейных элементов, входную шину 11, выходную шину 12, шину 13 данных, шину 14 адресов, вход 15 записи, четвертую группу релейных элементов, содержащую N релейных элементов 16.1-16.N.The multi-channel switch (Fig. 1) contains N main blocks 1.1-1.N, an additional block 2, the first group of relay elements containing N relay elements 3.1-3.N, address selector 4, element 5, register 6, decoder 7, K relay elements 8.1-8. K, the second group of relay elements 9.11-9N ^. K containing N rows and K columns, a third group of relay elements 10.11-10.NN containing N subgroups of N relay elements, an input bus 11, an output bus 12, a data bus 13, an address bus 14, an input 15 of an entry, a fourth relay group elements containing N relay elements 16.1-16.N.

Дополнительный блок (фиг. 2) содержит первые группы элементов И 17.1-17. N, регистров 18.1-18.N, элемент ИЛИ 19, регистр 20, первый 21 и второй 22 элемент задержки, блок 23 сравнения, группу схем-блоков сравнения 24.1-24. N, преобразователь сопротивление - код 25, вторые группы элементов И 26.1-26. N, регистров 27.1-27.N, первую 28 и вторую 29 группы дешифраторов. Четвертая группа релейных элементов (фиг. 3) содержит (K+1)-релейных элементов 42. An additional block (Fig. 2) contains the first groups of elements And 17.1-17. N, registers 18.1-18.N, OR element 19, register 20, first 21 and second 22 delay element, comparison unit 23, a group of comparison circuit blocks 24.1-24. N, resistance converter - code 25, the second group of elements And 26.1-26. N, registers 27.1-27.N, the first 28 and second 29 groups of decoders. The fourth group of relay elements (Fig. 3) contains (K + 1) relay elements 42.

Входы релейных элементов 3.1-3.N соединены с выходом соответствующего основного блока 1.1-1. N, а управляющие входы соединены с первой выходной шиной 30 дополнительного блока 2. Входы 31 записи основных блоков 1.1-1.N соединены с входом 15 записи. Шина 14 адреса соединена с шиной 32 адреса основных 1.1-1.N блоков и шиной 33 адреса дополнительного блока 2. Шина 13 данных соединена с шиной 34 данных основных 1.1-1.N блоков и шиной 35 данных дополнительного блока 2. Входная шина 11 соединена с входными шинами основных блоков 1.1-1. N и с объединенными выходами К-релейных элементов 9.11-9. N. K второй группы релейных элементов. Вход селектора 4 каждого из основных блоков 1.1-1. N соединен с шиной 32 адреса блока, первый вход элемента И 5 соединен с входом 31 записи, выход элемента И 5 соединен с входом записи регистров, выход которого через дешифратор 7 соединен с управляющими входами K релейных элементов 8.1-8.К, входы которых соединены с соответствующими цепями входной шины блока, а выходы объединены и подключены к выходу блока. Выход каждого релейного элемента 3.1-3.N первой группы релейных элементов подключен к соответствующей цепи выходной шины 12 и объединенным выходам релейных элементов 10.11-10.N.N, соответствующей подгруппы третьей группы релейных элементов, входы одноименных релейных элементов 10.11-10. N.N подгруппы третьей группы объединены и подключены к объединенным выходам К-релейных элементов 9.11-9.N.K одноименной строки второй группы релейных элементов, управляющие входы релейных элементов 9.11-9.N.K, 10.11-10. N. N второй и третьей групп релейных элементов подключены соответственно к второй 36 и третьей 37 выходным шинам дополнительного блока 2. Первый и второй входы релейных элементов 16.1-16.N соединены соответственно с одноименными цепями выходной шины 12 и одноименными цепями шины селекции 38 адресных селекторов 4 основных блоков 1.1-1.N, соединенных с шиной селекции дополнительного блока 2, пятый и шестой вход которого соединен соответственно линиями 39-40 с первыми и вторыми выходами N релейных элементов 16.1-16. N.К цепей входной шины 11 шиной 41 соединены с одноименными цепями третьего входа релейных элементов 16.1-16.N. В каждом основном блоке 1.1-1. N его шина 34 данных соединена с информационным входом регистра 6, выход селектора 4 адреса соединен с вторым входом элемента И 5, а выход каждого N селектора 4 адреса соединен с шиной 38 селекции. The inputs of the relay elements 3.1-3.N are connected to the output of the corresponding main unit 1.1-1. N, and the control inputs are connected to the first output bus 30 of the additional unit 2. Inputs 31 of the recording of the main blocks 1.1-1.N are connected to the input 15 of the record. The address bus 14 is connected to the address bus 32 of the main 1.1-1.N blocks and the address bus 33 of the additional unit 2. The data bus 13 is connected to the data bus 34 of the main 1.1-1.N blocks and the data bus 35 of the additional block 2. The input bus 11 is connected with input buses of the main blocks 1.1-1. N and with the combined outputs of the K-relay elements 9.11-9. N. K of the second group of relay elements. The input of the selector 4 of each of the main blocks 1.1-1. N is connected to the bus 32 of the address of the block, the first input of the element And 5 is connected to the input 31 of the record, the output of the element And 5 is connected to the input of the register register, the output of which through the decoder 7 is connected to the control inputs K of the relay elements 8.1-8. K, the inputs of which are connected with the corresponding circuits of the input bus of the block, and the outputs are combined and connected to the output of the block. The output of each relay element 3.1-3.N of the first group of relay elements is connected to the corresponding circuit of the output bus 12 and the combined outputs of the relay elements 10.11-10.N.N, the corresponding subgroup of the third group of relay elements, the inputs of the same relay elements 10.11-10. N.N subgroups of the third group are combined and connected to the combined outputs of the K-relay elements 9.11-9.N.K of the same line of the second group of relay elements, the control inputs of the relay elements 9.11-9.N.K, 10.11-10. N. N of the second and third groups of relay elements are connected respectively to the second 36 and third 37 output buses of the additional unit 2. The first and second inputs of the relay elements 16.1-16.N are connected respectively with the same circuit output bus 12 and the same circuit selection bus 38 address selectors 4 main blocks 1.1-1.N connected to the selection bus of the additional unit 2, the fifth and sixth input of which is connected respectively by lines 39-40 with the first and second outputs of N relay elements 16.1-16. N. To the circuits of the input bus 11, the bus 41 is connected with the same circuit of the third input of the relay elements 16.1-16.N. In each main block 1.1-1. N its data bus 34 is connected to the information input of the register 6, the output of the address selector 4 is connected to the second input of the AND element 5, and the output of each N address selector 4 is connected to the selection bus 38.

Цепи 1-N шины 39 селекции дополнительного блока 2 подключены к первым входам соответствующих элементов И 17.1-17.N первой группы и одноименным входам элемента ИЛИ 19, выход которого через первый элемент 21 задержки соединен с первым входом блока 23 сравнения, выходы 42 первой группы элементов И 17.1-17. N соединены с соответствующими входами записи регистров 18.1-18. N первой группы, шина 35 данных дополнительного блока 2 подключены к информационным входам регистра 20 и регистров 27.1-27.N второй группы, шина 32 адреса дополнительного блока 2 соединена с информационными входами регистров 18.1-18.2 первой группы и первыми входами блоков сравнения 24.1-24.N. Выходы 43 блоков сравнения 24.1-24.N соединены с первыми входами соответствующих элементов И 26.1-26.N второй группы. Первый и второй выходы первой группы регистров 18.1-18.N соединены соответственно с соответствующими вторыми входами группы блоков сравнения 24.1-24.N, первыми входами одноименной группы дешифраторов 28.1-28. N и вторыми входами последних. Первые и вторые выходы первой группы дешифраторов 28.2-28.N соответственно соединены с третьей 37 и первой 30 выходной шиной дополнительного блока 2, вход 31 записи последнего соединен с одноименным входом регистра 20, выход которого подключен к второму входу блока 23 сравнения. Третий вход блока 23 сравнения связан с выходом преобразователя 25 сопротивление-код, выход блока 23 сравнения соединен с вторыми входами схем И 17.1-17.N первой группы и через второй элемент 22 задержки подключен к вторым входам одноименной группы элементов И 26.1-26. N. Выходы элементов И 26.1-26.N соединены с входами записи соответствующих регистров 27.1-27.N второй группы регистров, выходы которых через дешифраторы 29.1-29.N второй группы дешифраторов связаны с второй выходной шиной 36 дополнительного блока 2, причем пятый и шестой входы дополнительного блока 2 линиями 39 и 40 соединены соответственно с первым и вторым входом преобразователя 25 сопротивление-код. The circuit 1-N of the bus 39 of selection of the additional unit 2 is connected to the first inputs of the corresponding elements AND 17.1-17.N of the first group and the inputs of the same name OR 19, the output of which through the first delay element 21 is connected to the first input of the comparison unit 23, the outputs 42 of the first group Elements I 17.1-17. N are connected to the corresponding inputs of the register entries 18.1-18. N of the first group, data bus 35 of additional unit 2 is connected to the information inputs of register 20 and registers 27.1-27.N of the second group, bus 32 of address of additional unit 2 is connected to information inputs of registers 18.1-18.2 of the first group and first inputs of comparison blocks 24.1-24 .N. The outputs 43 of the comparison blocks 24.1-24.N are connected to the first inputs of the corresponding elements And 26.1-26.N of the second group. The first and second outputs of the first group of registers 18.1-18.N are connected respectively to the corresponding second inputs of the group of comparison blocks 24.1-24.N, the first inputs of the same group of decoders 28.1-28. N and second inputs of the latter. The first and second outputs of the first group of decoders 28.2-28.N are respectively connected to the third 37 and first 30 output bus of the additional unit 2, the input 31 of the last record is connected to the same input of the register 20, the output of which is connected to the second input of the comparison unit 23. The third input of the comparison unit 23 is connected to the output of the resistance-code converter 25, the output of the comparison unit 23 is connected to the second inputs of the first group circuits AND 17.1-17.N and connected to the second inputs of the same group of elements And 26.1-26 through the second delay element 22. N. The outputs of the elements AND 26.1-26.N are connected to the recording inputs of the corresponding registers 27.1-27.N of the second group of registers, the outputs of which through the decoders 29.1-29.N of the second group of decoders are connected to the second output bus 36 of the additional unit 2, the fifth and the sixth inputs of the additional unit 2 lines 39 and 40 are connected respectively with the first and second input of the Converter 25 resistance code.

Селектор 4 служит для селекции адреса блока 1.1-1.N, регистр 6 и дешифратор 7 предназначены соответственно для записи двоичного кода и преобразования его в унитарный код, в соответствии с которым срабатывает один из K(1. ..K) релейных элементов 8 (1...N) строки. Дополнительный блок 2 служит для замены вышедших из строя блоков 1.1-1.N. Первая группа релейных 3 элементов предназначена для отключения неисправных (1...N) строк по К(1... К) релейных элементов от (1...N) цепей выхода 12 устройства. Вторая группа релейных 9 элементов предназначена для замены (1...N) строк по К(1...К) элементов матрицы элементов 8. Третья группа релейных 10 элементов предназначена для подключения (1...N) строк матрицы элементов 9 к соответствующим (1...N) цепям выхода 12 устройства. Четвертая группа релейных 16.1-16.N элементов предназначена для формирования сопротивления параллельного соединения К(1...К) релейных элементов одноименной N(1...N) строки. The selector 4 is used to select the address of the block 1.1-1.N, the register 6 and the decoder 7 are respectively used to record the binary code and convert it into a unitary code, according to which one of the K (1 ... K) relay elements 8 ( 1 ... N) lines. Additional block 2 serves to replace failed 1.1-1.N blocks. The first group of relay 3 elements is designed to disconnect faulty (1 ... N) lines along K (1 ... K) relay elements from (1 ... N) output circuits 12 of the device. The second group of relay 9 elements is designed to replace (1 ... N) rows of K (1 ... K) elements of the matrix of elements 8. The third group of relay 10 elements is designed to connect (1 ... N) rows of the matrix of elements of 9 to corresponding (1 ... N) output circuits 12 of the device. The fourth group of relay elements 16.1-16.N is designed to form the resistance of the parallel connection K (1 ... K) of relay elements of the same N (1 ... N) line.

Группа регистров 18.1-18.N предназначена для записи адресов неисправных блоков 1.1-1.N, регистр 20 служит для записи текущего адреса блока 1.1-1.N, схема 23 сравнения служит для сравнения кодов сопротивления параллельного соединения К релейных элементов N(1...N) строки и эталонного кода сопротивления, записываемого в регистр 20; схемы 24.1-24.N служат для сравнения адресов и формирования сигналов, разрешающих прохождение сигнала записи информации на соответствующие синхровходы регистров 27.1-27.N; преобразователь сопротивление-код предназначен для формирования кода сопротивления параллельного соединения К(1. ..К) релейных элементов 8; группа регистров 27.1-27.N предназначена для записи двоичных кодов управления второй группой релейных элементов 9. Дешифраторы 28.1-28.N служат для формирования двоичных кодов управляющих подключением резервных ключевых элементов 9 к цепям выхода 12 устройства. Дешифраторы 29.1-29.N служат для формирования унитарного кода управления элементами 9. The group of registers 18.1-18.N is used to record the addresses of faulty blocks 1.1-1.N, the register 20 serves to record the current address of the block 1.1-1.N, the comparison circuit 23 serves to compare the resistance codes of the parallel connection K of relay elements N (1. ..N) line and reference resistance code recorded in the register 20; Schemes 24.1-24.N are used to compare addresses and generate signals that allow the passage of a signal for recording information to the corresponding clock inputs of registers 27.1-27.N; the resistance-code converter is designed to generate the resistance code of the parallel connection K (1 ... K) of the relay elements 8; group of registers 27.1-27.N is designed to record binary control codes of the second group of relay elements 9. Decoders 28.1-28.N are used to generate binary codes controlling the connection of the backup key elements 9 to the output circuits 12 of the device. Decoders 29.1-29.N are used to generate a unitary code for controlling elements 9.

В начальный момент времени на выходе селекторов 4 находится уровень "0"; на выходе регистров 6, 18.1-18.N, 20, 27.1-27.N - уровень "0" (цепь начальной установки условно не показана); элементы 3.1-3.N находятся в замкнутом состоянии; элементы 10.11-10.N находятся в разомкнутом состоянии; на выходе блока сравнения 23 находится уровень "0". At the initial time, the output of the selectors 4 is the level "0"; at the output of registers 6, 18.1-18.N, 20, 27.1-27.N - level "0" (the initial setup circuit is not shown conditionally); Elements 3.1-3.N are in a closed state; Elements 10.11-10.N are in the open state; the output of the comparison unit 23 is the level "0".

Блок 23 сравнения, преобразователь 25 сопротивление-код описаны в кн.: Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. - Л.: Энергоатомиздат, 1986.; Алексеенко А.Н., Коломбет Е.А., Стародуб Г. И. Применение прецизионных аналоговых ИС. - M.: Радио и связь. 1981, с. 224. Block 23 comparison, the Converter 25 resistance code are described in the book: Zeldin EA Digital integrated circuits in information-measuring equipment. - L .: Energoatomizdat, 1986 .; Alekseenko A.N., Colombet E.A., Starodub G.I. Application of precision analogue ICs. - M .: Radio and communication. 1981, p. 224.

Многоканальный коммутатор работает следующим образом. На адресную шину 14 устройства подается адрес селектора 4 одного из блоков 1.1-1.N. При совпадении послужившего по шине 14 адреса и записанного в селекторе 4 соответствующего блока 1.1-1.N на выходе селектора 4 появляется уровень "1", который поступает на вход элемента 5 по шине 38 поступает на четвертый вход блока 2 и управляющие входы ключей 16.1-16.N на шину 13 данных, передается двоичный код, соответствующий номеру элемента 8.1-8.К, а на вход 15 записи сигнал записи, который запишет код с шины данных в регистр 6. В соответствии с поступившим двоичным кодом дешифратор 7 формирует унитарный код, который включает соответствующий 8.1-8.К элемент. Далее повторяется вышеописанный алгоритм записи управляющего кода в остальные 1.1-1.N блоки. The multi-channel switch operates as follows. On the address bus 14 of the device is the address of the selector 4 of one of the blocks 1.1-1.N. If the address that served on the bus 14 matches and is recorded in the selector 4 of the corresponding block 1.1-1.N at the output of the selector 4, the level "1" appears, which goes to the input of element 5 via the bus 38 goes to the fourth input of block 2 and the control inputs of the keys 16.1- 16.N to the data bus 13, a binary code corresponding to the item number 8.1-8.K is transmitted, and a write signal that will write the code from the data bus to register 6 is transmitted to the input 15 of the record. In accordance with the received binary code, the decoder 7 generates a unitary code which includes the corresponding 8.1-8. t Next, the above algorithm for writing the control code to the remaining 1.1-1.N blocks is repeated.

В случае неисправности блоков 1.1-1.N, т.е. отказе элемента 5, регистра 6, дешифратора 7, неисправности релейных элементов 8.1-8.К типа "Обрыв", "Залипание" работоспособность коммутатора можно восстановить за счет отключения неисправных блоков 1.1-1.N и подключения взамен резервных элементов блока 2. Процедура контроля работоспособности блоков 1.1-1.N и самовосстановления работоспособности коммутатора выполняется одновременно с описанными выше процедурами его программирования. При этом выполняется следующая последовательность действий. In the event of a malfunction of blocks 1.1-1.N, i.e. failure of element 5, register 6, decoder 7, malfunctions of relay elements 8.1-8. To type “Open”, “Sticking”, the operation of the switch can be restored by disconnecting the faulty blocks 1.1-1.N and connecting instead of the backup elements of block 2. Control procedure the health of blocks 1.1-1.N and self-healing the health of the switch is performed simultaneously with the above programming procedures. The following sequence of actions is performed.

Находящиеся на шине 32 адресов и шине 35 данных коды поступают соответственно на информационный вход группы регистров 18.1-18.N и информационный вход регистра 20, группы регистров 27.1-27.N блока 2. Сигнал записи с входа записи 15 стробирует код данных в регистр 20, который с его выхода поступает на второй вход блока 23 сравнения. Одновременно с этим сигнал уровня "1" с выхода адресного селектора 4 соответствующего блока 1.1-1.N по шине 38 поступает на управляющий второй вход одноименного релейного элемента 16.1-16.N. В релейном элементе 16.1-16.N (фиг. 3) открываются ключи 42 и на их выходах подается сопротивление последовательного соединения релейных элементов следующей цепи (например, для релейных элементов 16.1): параллельного соединения 8.1-8.К, 3.1. В соответствии со сформированным сопротивлением преобразователь 25 сопротивление-код формирует соответствующий двоичный код, который поступает на третий вход блока 23 сравнения. Одновременно с этим сигнал уровня "1" с выхода адресного селектора 4 соответствующего блока 23 сравнения. Одновременно с этим сигнал уровня "1" с выхода адресного селектора 4 соответствующего блока 1.1-1.N через элемент ИЛИ 19, элемент 21 задержки поступает на первый вход схемы 23 сравнения и разрешает ее работу. Блок 23 сравнивает находящиеся на их вторых и третьих входах коды данных и в случае их несовпадения, что свидетельствует о неисправности одного из блоков 1.1-1.N, на ее выходе появляется перепад 0/1 через соответствующий элемент И 17.1-17.N (на первом входе которого находится уровень "1" с выхода селектора 4 блока 1.1-1.N) стробирует адрес неисправного блока 1.1-1. N в соответствующий регистр 18.1-18.N. Записанный адрес поступает на второй вход соответствующего блока 24.1-14.N сравнения 8, на втором входе которой находится такой же адрес, и на ее выходе устанавливается уровень "1". The codes located on the 32 address bus and the 35 data bus are respectively sent to the information input of the register group 18.1-18.N and the information input of the register 20, the register group 27.1-27.N of block 2. The write signal from the record input 15 gates the data code in register 20 , which from its output goes to the second input of the comparison unit 23. At the same time, the signal of level "1" from the output of the address selector 4 of the corresponding block 1.1-1.N is transmitted via bus 38 to the control second input of the relay element of the same name 16.1-16.N. In the relay element 16.1-16.N (Fig. 3), the keys 42 are opened and the outputs are supplied with the resistance of the series connection of the relay elements of the following circuit (for example, for relay elements 16.1): parallel connection 8.1-8.K, 3.1. In accordance with the generated resistance, the converter 25 resistance-code generates the corresponding binary code, which is fed to the third input of the comparison unit 23. At the same time, the signal level "1" from the output of the address selector 4 of the corresponding block 23 comparison. At the same time, the signal of level "1" from the output of the address selector 4 of the corresponding block 1.1-1.N through the OR element 19, the delay element 21 is supplied to the first input of the comparison circuit 23 and allows its operation. Block 23 compares the data codes located on their second and third inputs in case of their mismatch, which indicates a malfunction of one of the blocks 1.1-1.N, at its output there is a difference 0/1 through the corresponding element And 17.1-17.N (on the first input of which is level "1" from the output of selector 4 of block 1.1-1.N) gates the address of the faulty block 1.1-1. N to the corresponding register 18.1-18.N. The recorded address arrives at the second input of the corresponding block 24.1-14.N of comparison 8, at the second input of which there is the same address, and at its output the level "1" is set.

В соответствии с записанным в регистр 18.1-18.N адресом на первом выходе соответствующего дешифратора 28.1-28.N устанавливается код, в соответствии с которым размыкаются элементы 3.1-2.N, а на вторых выходах дешифраторов 28.1-28. N устанавливается унитарный код, в соответствии с которым подключаются резервные строки элементов 10.11-10.К. In accordance with the address recorded in the register 18.1-18.N, the code is set on the first output of the corresponding decoder 28.1-28.N, according to which the elements 3.1-2.N are opened, and on the second outputs of the decoders 28.1-28. N, a unitary code is established, in accordance with which the backup lines of the elements 10.11-10.K are connected.

Одновременно с этим перепад 0/1 с выхода схемы 23 сравнения, через элемент 22 задержки, соответствующий элемент И 26.1-26.N стробирует код данных с шины 35 в соответствующий регистр 27.1-27.N. В соответствии с записанным кодом соответствующий дешифратор 29.1-29.N формирует унитарный код, который включает один из элементов 9.11-9.N.K. At the same time, the difference 0/1 from the output of the comparison circuit 23, through the delay element 22, the corresponding element And 26.1-26.N gates the data code from the bus 35 to the corresponding register 27.1-27.N. In accordance with the recorded code, the corresponding decoder 29.1-29.N generates a unitary code, which includes one of the elements 9.11-9.N.K.

Далее повторяется программирование связей элементов 8.1-8.N.K, последовательность действий которых рассмотрена выше. Next, the programming of relations of the elements 8.1-8.N.K is repeated, the sequence of actions of which is discussed above.

В устройстве предусмотрена возможность подключения любой исправной строки элементов 9.11-9.N.K к выходу устройства. Для этого необходимо повторно переписать в регистр 18.1-18. N адрес резервной строки элементов 9.11-9.N.K. The device provides the ability to connect any working line of elements 9.11-9.N.K to the output of the device. To do this, you must rewrite to register 18.1-18. N is the address of the backup row of items 9.11-9.N.K.

Введение в предлагаемый многоканальный коммутатор четвертой группы релейных элементов, ряда новых связей, изменение конструкции дополнительного блока позволяет заменить отказавшую N(1...N) строку коммутационного поля или его устройство управления исправным устройством. Это производится одновременно с процессом программирования связей коммутатора, что позволяет исключить его отказы, возникающие в процессе его программирования, тем самым повышая надежность устройства. Introduction to the proposed multichannel switch of the fourth group of relay elements, a number of new connections, a change in the design of the additional unit allows replacing the failed N (1 ... N) line of the switching field or its control device with a working device. This is done simultaneously with the process of programming the communications of the switch, which eliminates its failures that occur during its programming, thereby increasing the reliability of the device.

Claims

1. MULTI-CHANNEL SWITCH containing N main blocks, an additional block, the first group of N relay elements, the inputs of which are connected to the output of the corresponding main block, and the control inputs are connected to the first output bus of the additional block, address bus entry inputs and input buses of the main and additional blocks connected to the same input and buses of a multi-channel switch, each of the main blocks contains an address selector, the input of which is connected to the address bus of the block, the element And, the first input of which is connected is connected to the recording input of the block, the output of the AND element is connected to the input of the register recording, the output of which through the decoder is connected to the control inputs K of the relay elements, the inputs of which are connected to the corresponding input bus circuits, and the outputs are combined and connected to the output of the main unit, the additional block contains the address a selector whose input is connected to the address bus, and the output to the S-input of the trigger, the second group of relay elements containing N rows and K columns, the third group of relay elements containing N subgroups of relay elements , the output of each relay element of the first group of relay elements is connected to the corresponding output bus circuit and the combined outputs of the relay elements of the corresponding subgroup of the third group of relay elements, the inputs of the same relay elements of the subgroups of the third group are combined and connected to the combined outputs K of relay elements of the same line of the second group of relay elements, the inputs of which are connected to the input bus of the same name, the control inputs of the relay elements of the second and third groups of relay elements tovs are connected respectively to the second and third output buses of the additional unit, the data bus of the multichannel switch is connected to the buses of the main and additional units with the same name, the input of the initial installation is connected to the same input of the additional unit, in each main block its data bus is connected to the register information input, and the output the address selector is connected to the second input of the And element, characterized in that, in order to increase reliability, a fourth group of N relay elements is introduced into it, the first and second the inputs of the latter are connected respectively with the same name circuits of the output bus and the same outputs of the address selectors N of the main blocks, connected, in addition, to the selection bus of the additional unit, the fifth and sixth inputs of which are connected respectively to the first and second outputs of the N relay elements of the fourth group, and K circuits the input bus connected to the same circuit of the third input of the relay elements of the fourth group.

2. The switch according to claim 1, characterized in that the additional unit contains the first groups of AND elements, registers, an OR element, a register, first and second delay elements, a comparison unit, a group of comparison units, a resistance-code converter, second groups of AND elements, registers, the first and second groups of decoders, the selection bus circuit of the additional unit are connected to the first inputs of the corresponding AND elements of the first group and the inputs of the same name OR, the output of which is connected through the first delay element to the first input of the compare unit The outputs, the outputs of the first group of AND elements are connected to the corresponding inputs of the registers of the first group, the data bus of the additional unit is connected to the information inputs of the register and registers of the second group, the address bus of the additional unit is connected to the information inputs of the registers of the first group and the first inputs of the comparison blocks, the outputs of the latter are connected with the first inputs of the corresponding elements AND of the second group, the first and second outputs of the first group of registers are connected to the corresponding second inputs of the group comparison, the first inputs of the same group of decoders and the second inputs of the latter, the first and second outputs of the first group of decoders are respectively connected to the third and first output bus of the additional unit, the output of which is connected to the second input of the comparison unit, the third input of the last is connected to the output of the resistance-code converter, the output of the comparison unit is connected to the second inputs of the And elements of the first group and through the second delay element is connected to the second inputs of the same group of And elements, the outputs of the last are connected with the recording inputs of the corresponding registers of the second group of registers, the outputs of which through the decoders of the second group of decoders are connected to the second output bus of the additional unit, the fifth and sixth inputs of the additional unit are connected respectively to the first and second inputs of the resistance-code converter.