SU1164904A1

SU1164904A1 - Device for distributing switch control signals for switching centres with programmed control

Info

Publication number: SU1164904A1
Application number: SU833675875A
Authority: SU
Inventors: Александр Яковлевич Шалаев; Галина Георгиевна Донда
Original assignee: Ленинградский Электротехнический Институт Связи Им.Проф.М.А.Бонч-Бруевича
Priority date: 1983-12-12
Filing date: 1983-12-12
Publication date: 1985-06-30

Abstract

УСТРОЙСТВО РАСПРЕДЕЛЕНИЯ СИГНАЛОВ УПРАВЛЕНИЯ КОМПЛЕКТАМИ ДЛЯ УЗЛОВ КОММУТАЦИИ С ПРОГРАММНЫМ УПРАВЛЕНИЕМ , содержащее последовательно соединенные блок сопр жени , регистр информации и блок управл ющей пам ти, выходы которого соединены с соответствующими первыми входами первого блока элементов И, выходы которого подключены к первому входу блока сравнени , выход которого соединен с входом блока сопр жени , второй выход которого соединен с входом регистра адреса, выход которого подключен к входу дешифратора, а второй вход блока сравнени соединен с первым выходом блока сопр жени , причем адресные входы блока управл ющей пам ти соединены с входами первого блока задержки, выходы которого подключены к вторым входам первого блока элементов И, отличающеес тем, что, с целью повышени точности распределени , в него введены второй, третий и четвертый блоки элементов И, первый и второй блоки триггеров, второй и третий блоки элементов задержки, входы которых подключены к выходам второго блока триггеров и к первым входам второго блока элементов И, вторые входы которого соединены с выходами блока управл ющей пам ти, адресные входы которого подключены к выходам второго блока элементов задержки, входы которого соединены с выходами дешифратора, установочными входами сл первого блока триггеров и первьо и входами третьего блока элементов И, вторые входы которого объединены и соединены с вторым выходом блока сравнени , а выходы третьего блока элементов И соединены с соответствующими входами сброса первого блока Од триггеров и установочными входами 4ik второго блока триггеров, входы сброСО са которого подключены к соответст- вуюпщм выходам четвертого блока элементов И, первые входы которого соединены с соответствующими выходами, первого блока триггеров, а вторые входы четвертого блока .элементов И соединены с соответствующими выходами третьего блока элементов эгщержки.THE DEVICE OF DISTRIBUTION OF SET CONTROL SIGNALS FOR KNOWNS OF SWITCHING WITH THE SOFTWARE CONTROL, containing serially connected interface block, information register and control memory block, the outputs of which are connected to the corresponding first inputs of the first block of I elements, whose outputs are connected to the first input of the comparison unit, output which is connected to the input of the interface block, the second output of which is connected to the input of the address register, the output of which is connected to the input of the decoder, and the second input of the block equal is connected to the first output of the interface block, and the address inputs of the control memory block are connected to the inputs of the first delay block, the outputs of which are connected to the second inputs of the first block of AND elements, characterized in that, in order to improve the accuracy of the distribution, a second , the third and fourth blocks of the And elements, the first and second blocks of triggers, the second and third blocks of the delay elements whose inputs are connected to the outputs of the second block of triggers and to the first inputs of the second block of And elements, the second inputs of which connected to the outputs of the control memory block, the address inputs of which are connected to the outputs of the second block of delay elements, the inputs of which are connected to the outputs of the decoder, the installation inputs of the first block of trigger elements and the first inputs of the third block of elements And, the second inputs of which are combined and connected to the second output of the comparison block, and the outputs of the third block of elements I are connected to the corresponding reset inputs of the first block Od of flip-flops and the setup inputs 4ik of the second block of flip-flops; torogo sootvetst- vuyupschm connected to the outputs of the AND fourth block, the first inputs of which are connected to respective outputs of the first trigger unit, and the second inputs of the fourth AND .elementov unit connected to the respective outputs of the third block egscherzhki elements.

Description

Изобретение относитс к электросв зи и может быть использовано в электронных узлах коммутации с программным управлением. Целью изобретени вл етс пбвыше- 5 второй ние точности распределени . На фиг. 1 приведена структурна схема устройства распределени сигна лов управлени комплектами дл узлов коммутации с программным управлением на фиг.2 - функциональна схема первого блока элементов И. Устройство содержит блок 1 сопр жени , регистр 2 адреса, дешифратор 3, блок 4 управл ющей пам ти, регист 5 информации, первый блок 6 элементо задержки, первый блок 7 элементов И, блок 8 сравнени , второй блок 9 элементов И, второй блок 10 элементов задержки, третий блок 11 элементов И первый блок 12 триггеров, четвертьй блок 13 элементов И, второй блок 14 триггеров, третий блок 15 элементов задержки. Первьй блок 7 элементов И (фиг,2) содержит п групп по k элементов Ц в каждой группе, где п - число чеек пам ти блока 4 управл ющей пам ти/ k - количество разр дов в каждой чейке. Устройство работает следующим образом . По адресным и информационным шина из устройства управлени (не показано ) в блок 1 сопр жени поступает команда, содержаща информационную и адресную части. Адресна часть поступает в регистр 2 адреса. Она опре дел ет адрес чейки блока 4 управл ющей пам ти, управл ющей работой комплекта, которому адресована данна информаци , содержаща с в информационной части команды. После дешифрации адреса на одном из выходов дешифратора 3 по вл етс сигнал, которьй через второй блок 10 элементов задержки поступает на адресный вход блока 4 управл ющей пам ти и управл ет записью в соответствующую чейку ийформации, содержащейс в регистре 5 информации. Далее возможны два случа работы устройства. Первый случай характеризуетс тем,что запись информации поданному адресу происходит первьй раз по отношению к исходному состо нию всего устройства. При этом в исходномThe invention relates to telecommunications and can be used in software-controlled electronic switching nodes. The aim of the invention is more than 5 second distribution accuracy. FIG. 1 shows a block diagram of a device for distribution of control sets for switching nodes with program control in FIG. 2 — a functional diagram of the first block of elements I. The device contains an interconnection block 1, an address register 2, a decoder 3, a control memory block 4, a register 5 information, the first block 6 of the element delay, the first block 7 of the elements AND, the block 8 of comparison, the second block 9 of the elements AND, the second block 10 of the delay elements, the third block 11 of the elements And the first block 12 of the trigger, the fourth block 13 of the elements And, the second block 14 trigger ditch, third block of 15 delay elements. The first block 7 of elements AND (FIG. 2) contains n groups of k elements C in each group, where n is the number of memory cells of block 4 of the control memory / k is the number of bits in each cell. The device works as follows. On the address and information bus, a command is received from the control unit (not shown) in the conjunction block 1, containing the information and address parts. The address part goes to register 2 addresses. It determines the address of the cell 4 of the control memory, the control operation of the set to which this information is addressed, which is contained in the information part of the command. After the address is decoded, a signal appears through one of the outputs of the decoder 3, which, through the second block 10 of the delay elements, arrives at the address input of the control memory unit 4 and controls writing to the corresponding information cell contained in the information register 5. Further, there are two possible cases of operation of the device. The first case is characterized by the fact that the recording of information to the supplied address occurs for the first time in relation to the initial state of the entire device. At the same time in the original

состо нии соответствующий триггер второго блока 14 триггеров (например 14), находитс в состо нии О, т.е. с его выхода на соответствующий вход элемента И второго блока 9 элементов И поступает запрещающий сигнал, которьй блокирует информацию из соответствующей чейки блока 4 управл ющей пам ти в управл емый комплект. Записанна в этой чейке информаци поступает через одну из п схем И первого блока 7 элементов И, открытую через первьй блок 6 элементов задержки в блок 8 сравнени , где сравниваетс с информацией, поступающей на второй вход блока 8 сравнени из блока 1 сопр жени . При обнаружении ошибки блок сравнени 8 вырабатывает на .выходе, св занном с блоком 1 сопр жени , соответствующий сигнал, который передаетс в устройство управлени . Если блок 8 сравнени не обнаруживает ошибки, то на его втором выходе по вл етс разрешающий сигнал, которьй в сочетании с соответствующим сигналом с выхода дешифратора 3 (в рассматриваемом примере с выхода 1), вызывает переключение в единичное состо ние триггера второго блока 14 триггеров через соответствующий элемент третьего блока 11 элементов И. Выходной сигнал триггера открывает соответствующий поступающему адресу один из элементов И второго блока 9 элементов И. Управл юща информаци из соответствующей чейки блока 4 оказьюаетс подключенной к входу комплекта . Устройство управлени , не получив сигнала об ошибке в течение сеанса обмена, переходит к выдаче следующей команды. Второй случай характеризуетс тем, что информаци записываетс по адресу, по которому уже осуществл етс выдача управл ющей информации. Устройство в этом случае работает следующим образом. После дешифрации адреса на первом выходе дешифратора 3 по вл етс единйчньй сигнал. Этот сигнал поступает на установочный вход соответствующего триггера первого блока 12 триггеров, единйчньй выходной сигнал которого стробирует соответствующий элемент И четвертого блока 13 элементов И, на втором входе которого уже имеетс единйчньй сигнал с выхода второго блока 14 триггеров через тре тий блок 15 элементов задержки. Данньш элемент И открываетс и сбрасывает соответствующий триггер второго блока 14 триггеров, который закрывае выходной элемент И второго блока 9 элементов И. Сигнал с дешифратора 3 через второй блок 10 элементов задержки (задержка необходима дл выполнени вышеуказанных операций) поступает на I адресные входы блока 4 управл ющей пам ти и разрешает запись управл юще информации в соответствующую прин тому адресу чейку. Элемент И второго блока 9 элементов И, соответствующий этому адресу, уже закрыт и управл юща информаци , пока она не проверена, не пройдет в комплект. 04 Записанна в блок 4 информаци сравниваетс с прин той в блоке 8 сравненгш. Если ошибки нет, то на втором выходе блока 8 сравнени по вл етс разрешающий сигнал, который в сочетании с сигналом с соответствующего выхода дешифратора 3 разрешает работу одного из элементов И третьего блока 11 элементов И, устанавливает триггер второго блока 14 триггеров в единичное состо ние и открьшает соответствуклций элемент И второго блока 9 элементов И. Управл юща информаци начинает поступать в соответствующий компект и присутствует там до прихода чередной команды по данному адесу .state, the corresponding trigger of the second block 14 of the triggers (for example, 14) is in the state O, i.e. From its output to the corresponding input of the element AND of the second block 9 of the elements I, a prohibiting signal is received, which blocks information from the corresponding cell of the control memory block 4 into the controllable set. The information recorded in this cell goes through one of the n schemes AND of the first block 7 of the elements AND opened through the first block 6 of the delay elements to the block 8 of comparison, where it is compared with the information supplied to the second input of the block 8 of the comparison from the block 1 of conjugation. When an error is detected, the comparison unit 8 generates on the output connected to the interface 1 a corresponding signal, which is transmitted to the control device. If the comparison unit 8 does not detect errors, then a resolving signal appears at its second output, which, in combination with the corresponding signal from the output of the decoder 3 (in the considered example, output 1), triggers the trigger one state of the second block 14 of the flip-flops through the corresponding element of the third block 11 elements I. The output signal of the trigger opens the corresponding one of the incoming address one of the elements AND the second block 9 elements I. The control information from the corresponding cell of block 4 turns out connected to the kit input. The control unit, having received no error signal during the exchange session, proceeds to issue the next command. The second case is characterized by the fact that the information is recorded at the address at which control information is already being issued. The device in this case works as follows. After the address is decoded, a single signal appears on the first output of the decoder 3. This signal arrives at the installation input of the corresponding trigger of the first block of 12 triggers, the single output signal of which gates the corresponding element AND of the fourth block 13 of the AND elements, the second input of which already has a single signal from the output of the second block of 14 triggers through the third block of the 15 delay elements. This element AND opens and resets the corresponding trigger of the second block 14 of the trigger, which closes the output element AND of the second block 9 of the elements I. The signal from the decoder 3 through the second block 10 of the delay elements (the delay is necessary to perform the above operations) goes to the I address inputs of the control unit 4 and allows the recording of control information in the appropriate received address cell. The AND element of the second block 9 of the AND elements, corresponding to this address, is already closed and control information, until it is verified, will not pass into the set. 04 The information recorded in block 4 is compared with that received in block 8 compared. If there is no error, then at the second output of the comparison unit 8, an enabling signal appears, which, in combination with the signal from the corresponding output of the decoder 3, enables the operation of one of the elements AND of the third block 11 of the AND elements, sets the trigger of the second block 14 of the flip-flops to one and opens the corresponding element AND of the second block of the 9 elements I. The control information begins to flow into the corresponding set and is present there until the arrival of an alternate command on the given address.

ffm veuffi/1ffm veuffi / 1

От чей/ и NFrom whose / and N

Фиг.22

Claims

KIT CONTROL SIGNAL DISTRIBUTION DEVICE FOR SOFTWARE CONTROLLED COMMUNICATION KITS, containing serially connected pairing block, information register and control memory block, the outputs of which are connected to the corresponding first inputs of the first block of AND elements, the outputs of which are connected to the first input of the comparison block, the output of which is connected to the input of the interface unit, the second output of which is connected to the input of the address register, the output of which is connected to the input of the decoder, and the second input of the comparison unit I am connected to the first output of the interface unit, and the address inputs of the control memory unit are connected to the inputs of the first delay unit, the outputs of which are connected to the second inputs of the first block of AND elements, characterized in that, in order to increase the accuracy of the distribution, the second the third and fourth blocks of AND elements, the first and second blocks of triggers, the second and third blocks of delay elements, the inputs of which are connected to the outputs of the second block of triggers and to the first inputs of the second block of elements AND, the second inputs of which are connected with the outputs of the control memory unit, the address inputs of which are connected to the outputs of the second block of delay elements, the inputs of which are connected to the outputs of the decoder, the installation inputs of the first block of triggers and the first inputs of the third block of elements AND, the second inputs of which are combined and connected to the second output of the comparison unit, and the outputs of the third block of AND elements are connected to the corresponding reset inputs of the first block of triggers and installation inputs of the second block of triggers, the reset inputs of which are connected to the corresponding the output outputs of the fourth block of elements And, the first inputs of which are connected to the corresponding outputs of the first block of triggers, and the second inputs of the fourth block of elements Й are connected to the corresponding outputs of the third block of delay elements.