Claims (1)
Система передачи данных с кодовым уплотнением и стеганографической защитой сообщений, состоящая из регистра сдвига передатчика, вход которого соединен с выходом источника двоичных данных в последовательном коде, М сумматоров по модулю два, первые входы которых соединены с выходами регистра сдвига передатчика, формирователя ортогональных двоичных последовательностей, М формирователей полярного кода, входы которых соединены с выходами сумматоров по модулю два, суммирующего устройства, входы которого соединены с выходами М формирователей полярного кода, генератора несущего колебания, М корреляционных декодеров, регистра сдвига приемника, входы которого соединены с выходами корреляционных декодеров, отличающаяся тем, что в нее введены М схем ИЛИ передатчика, М×n ключевых схем И передатчика, частотный модулятор, фазовый манипулятор, генератор n=М-разрядной псевдослучайной последовательности передатчика первый, генератор тактовых импульсов, генератор n=М-разрядной псевдослучайной последовательности передатчика второй, двоичный дешифратор передатчика, блок вхождения в связь, состоящий из полосового усилителя радиочастоты, системы фазовой автоподстройки частоты и системы слежения за задержкой, информационный частотный демодулятор, система синхронизации, формирователь ортогональных двоичных последовательностей приемника, М формирователей полярного кода приемника, М схем ИЛИ приемника, М×n ключевых схем И приемника, генератор n=М-разрядной псевдослучайной последовательности приемника, двоичный дешифратор приемника, причем второй вход регистра сдвига передатчика соединен с выходом генератора тактовых импульсов, вторые входы М сумматоров по модулю два соединены с выходами М схем ИЛИ передатчика, М входов которых соединены с выходами М×n ключевых схем И передатчика так, что входы первой схемы ИЛИ передатчика соединены с выходами первых по порядку в каждом блоке ключевых схем И передатчика - И1 1, И2 2, И3 3, …, ИМ n, входы второй схемы ИЛИ передатчика соединены с выходами вторых по порядку в каждом блоке ключевых схем И передатчика - И2 1, И3 2, И4 3, …, И1 n, входы М-й схемы ИЛИ передатчика соединены с выходами третьих по порядку в каждом блоке ключевых схем И передатчика - ИМ 1, И1 2, И2 3, …, ИМ-1 n, то есть в каждом из n блоков, содержащих М ключевых схем И передатчика, эти ключевые схемы И передатчика управляются сдвинутыми относительно предыдущего блока сигналами на один такт циклически, первый вход частотного модулятора соединен с выходом суммирующего устройства, а второй вход - с выходом генератора несущего колебания, первый вход фазового манипулятора соединен с выходом частотного модулятора, а второй вход - с выходом генератора n=М-разрядной псевдослучайной последовательности передатчика первого, вход которого соединен с выходом генератора тактовых импульсов, первые входы М×n ключевых схем И передатчика соединены с выходами двоичного дешифратора передатчика так, что первые входы М ключевых схем И передатчика в первом блоке соединены с первым выходом двоичного дешифратора передатчика, первые входы М ключевых схем И передатчика во втором блоке соединены со вторым выходом двоичного дешифратора передатчика, первые входы М ключевых схем И передатчика в n-м блоке соединены с n-м выходом двоичного дешифратора передатчика, входы двоичного дешифратора передатчика соединены с выходами генератора n=М-разрядной псевдослучайной последовательности передатчика второго, вход которого соединен с выходом генератора тактовых импульсов, вторые входы М×n ключевых схем И передатчика соединены с выходами формирователя ортогональных двоичных последовательностей так, что в каждом блоке вторые входы ключевых схем И1 1, И1 2, И1 3, …, И1 n передатчика соединены с первым выходом формирователя ортогональных двоичных последовательностей, в каждом блоке вторые входы ключевых схем И2 1, И2 2, И2 3, …, И2 n передатчика соединены со вторым выходом формирователя ортогональных двоичных последовательностей, в каждом блоке вторые входы ключевых схем ИМ 1, ИМ 2, ИМ 3, …, ИМ n передатчика соединены с М-м выходом формирователя ортогональных двоичных последовательностей, вход формирователя ортогональных двоичных последовательностей соединен с выходом генератора тактовых импульсов, выход фазового манипулятора соединен с входом радиолинии, выход которой соединен с входом блока вхождения в связь, первый выход которого соединен с входом системы синхронизации, а второй выход - со входом информационного частотного демодулятора, первые входы М корреляционных декодеров соединены с выходом информационного частотного демодулятора, а вторые входы - с выходами М формирователей полярного кода приемника, входы которых соединены с выходами М схем ИЛИ приемника, входы которых соединены с выходами М×n ключевых схем И приемника так, что входы первой схемы ИЛИ приемника соединены с выходами первых по порядку в каждом блоке ключевых схем И приемника - И1 1, И2 2, И3 3, …, ИМ n, входы второй схемы ИЛИ приемника соединены с выходами вторых по порядку в каждом блоке ключевых схем И приемника - И2 1, И3 2, И4 3, …, И1 n, входы М-й схемы ИЛИ приемника соединены с выходами М-х по порядку в каждом блоке ключевых схем И приемника - ИМ 1, И1 2, И2 3, …, ИМ-1 n, то есть в каждом из n блоков, содержащих М ключевых схем И приемника, эти ключевые схемы И приемника управляются сдвинутыми относительно предыдущего блока сигналами на один такт циклически, первые входы М×n ключевых схем И приемника соединены с выходами двоичного дешифратора приемника так, что первые входы М ключевых схем И приемника в первом блоке соединены с первым выходом двоичного дешифратора приемника, первые входы М ключевых схем И приемника во втором блоке соединены со вторым выходом двоичного дешифратора приемника, первые входы М ключевых схем И приемника в n-м блоке соединены с n-м выходом двоичного дешифратора приемника, входы двоичного дешифратора приемника соединены с выходами генератора n=М-разрядной псевдослучайной последовательности приемника, вход которого соединен с выходом системы синхронизации, вторые входы М×n ключевых схем И приемника соединены с выходами формирователя ортогональных двоичных последовательностей приемника так, что в каждом блоке вторые входы ключевых схем И1 2, И1 2, И1 3, …, И1 n приемника соединены с первым выходом формирователя ортогональных двоичных последовательностей приемника, в каждом блоке вторые входы ключевых схем И2 1, И2 2, И2 3, …, И2 n приемника соединены со вторым выходом формирователя ортогональных двоичных последовательностей приемника, в каждом блоке вторые входы ключевых схем ИМ 1, ИМ 2, ИМ 3, …, ИМ n приемника соединены с М-м выходом формирователя ортогональных двоичных последовательностей приемника, вход формирователя ортогональных двоичных последовательностей приемника и вход регистра сдвига приемника соединены с выходом системы синхронизации, выход регистра сдвига приемника последовательным двоичным кодом соединен с получателем данных.A data transmission system with code compression and steganographic message protection, consisting of a transmitter shift register, the input of which is connected to the output of a source of binary data in a serial code, M modulo two adders, the first inputs of which are connected to the outputs of a transmitter shift register, a generator of orthogonal binary sequences, M polar code formers, the inputs of which are connected to the outputs of adders modulo two, a summing device, the inputs of which are connected to the outputs of M polar code shapers, a carrier wave generator, M correlation decoders, a receiver shift register, the inputs of which are connected to the outputs of correlation decoders, characterized in that , that it contains M circuits OR of the transmitter, M×n key circuits AND of the transmitter, a frequency modulator, a phase manipulator, a generator of n=M-bit pseudo-random sequence of the first transmitter, a clock pulse generator, a generator of n=M-bit pseudo-random sequence of the second transmitter, binary transmitter decoder, communication unit, consisting of a radio frequency bandpass amplifier, phase-locked loop system and delay tracking system, information frequency demodulator, synchronization system, receiver orthogonal binary sequence generator, M receiver polar code generators, M OR receiver circuits, M ×n key circuits AND of the receiver, a generator of n=M-bit pseudo-random sequence of the receiver, a binary decoder of the receiver, and the second input of the transmitter shift register is connected to the output of the clock pulse generator, the second inputs of M modulo two adders are connected to the outputs of M OR circuits of the transmitter, M whose inputs are connected to the outputs of M×n key circuits AND of the transmitter so that the inputs of the first circuit OR of the transmitter are connected to the outputs of the first in order in each block of key circuits AND of the transmitter - AND 1 1 , AND 2 2 , AND 3 3 , ..., AND M n , the inputs of the second OR circuit of the transmitter are connected to the outputs of the second in order in each block of key circuits AND of the transmitter - AND 2 1 , AND 3 2 , AND 4 3 , ..., AND 1 n , the inputs of the M circuit OR of the transmitter are connected to the outputs of the third in order in each block of key circuits And the transmitter - I M 1 , And 1 2 , And 2 3 , ..., And M-1 n , that is, in each of the n blocks containing M key circuits And the transmitter, these key circuits And the transmitter are controlled by signals shifted relative to the previous block by one clock cycle, the first input of the frequency modulator is connected to the output of the summing device, and the second input is connected to the output of the carrier oscillation generator, the first input of the phase manipulator is connected to the output of the frequency modulator, and the second input is connected to the output of the generator n= M-bit pseudo-random sequence of the first transmitter, the input of which is connected to the output of the clock pulse generator, the first inputs of the M×n key circuits And the transmitter are connected to the outputs of the binary decoder of the transmitter so that the first inputs of the M key circuits And the transmitter in the first block are connected to the first output of the binary transmitter decoder, the first inputs of the M key circuits And the transmitter in the second block are connected to the second output of the binary decoder of the transmitter, the first inputs of the M key circuits And the transmitter in the n-th block are connected to the n-th output of the binary decoder of the transmitter, the inputs of the binary decoder of the transmitter are connected to the outputs generator of an n=M-bit pseudo-random sequence of the second transmitter, the input of which is connected to the output of the clock pulse generator, the second inputs of the M×n key circuits AND of the transmitter are connected to the outputs of the orthogonal binary sequence generator so that in each block the second inputs of the key circuits AND 1 1 , And 1 2 , And 1 3 , ..., And 1 n of the transmitter are connected to the first output of the orthogonal binary sequence generator, in each block the second inputs of key circuits And 2 1 , And 2 2 , And 2 3 , ..., And 2 n of the transmitter are connected to the second output of the orthogonal binary sequence generator, in each block the second inputs of the key circuits I M 1 , I M 2 , I M 3 , ..., I M n of the transmitter are connected to the Mth output of the orthogonal binary sequence generator, the input of the orthogonal binary sequence generator is connected to the output of the clock pulse generator, the output of the phase manipulator is connected to the input of the radio line, the output of which is connected to the input of the communication block, the first output of which is connected to the input of the synchronization system, and the second output is connected to the input of the information frequency demodulator, the first inputs of M correlation decoders are connected to the output information frequency demodulator, and the second inputs - with the outputs of M polar code generators of the receiver, the inputs of which are connected to the outputs of M circuits OR of the receiver, the inputs of which are connected to the outputs of M×n key circuits AND of the receiver so that the inputs of the first OR circuit of the receiver are connected to the outputs of the first in order in each block of key circuits AND of the receiver - AND 1 1 , AND 2 2 , AND 3 3 , ..., AND M n , the inputs of the second circuit OR of the receiver are connected to the outputs of the second in order in each block of key circuits AND of the receiver - AND 2 1 , And 3 2 , And 4 3 , ..., And 1 n , the inputs of the M-th circuit OR of the receiver are connected to the outputs of M-x in order in each block of the key circuits And of the receiver - And M 1 , And 1 2 , And 2 3 , ..., AND M-1 n , that is, in each of the n blocks containing M key circuits And the receiver, these key circuits And the receiver are controlled by signals shifted relative to the previous block by one clock cycle, the first inputs of the M×n key circuits And the receiver are connected to outputs of the binary decoder of the receiver so that the first inputs M of the key circuits And the receiver in the first block are connected to the first output of the binary decoder of the receiver, the first inputs of the M key circuits And the receiver in the second block are connected to the second output of the binary decoder of the receiver, the first inputs of the M key circuits And the receiver in the n-th block are connected to the n-th output of the binary decoder of the receiver, the inputs of the binary decoder of the receiver are connected to the outputs of the n=M-bit pseudo-random sequence generator of the receiver, the input of which is connected to the output of the synchronization system, the second inputs of the M×n key circuits AND of the receiver are connected with the outputs of the orthogonal binary sequence generator of the receiver so that in each block the second inputs of the key circuits And 1 2 , And 1 2 , And 1 3 , ..., And 1 n of the receiver are connected to the first output of the orthogonal binary sequence generator of the receiver, in each block the second inputs key circuits I 2 1 , I 2 2 , I 2 3 , ..., I 2 n of the receiver are connected to the second output of the receiver’s orthogonal binary sequence generator, in each block the second inputs of the key circuits I M 1 , I M 2 , I M 3 , ... , AND M n of the receiver are connected to the Mth output of the receiver orthogonal binary sequence generator, the input of the receiver orthogonal binary sequence generator and the input of the receiver shift register are connected to the output of the synchronization system, the output of the receiver shift register is connected to the data receiver by a serial binary code.