RU2011150834A - Квадратурный компенсатор импульсных помех - Google Patents

Квадратурный компенсатор импульсных помех Download PDF

Info

Publication number
RU2011150834A
RU2011150834A RU2011150834/02A RU2011150834A RU2011150834A RU 2011150834 A RU2011150834 A RU 2011150834A RU 2011150834/02 A RU2011150834/02 A RU 2011150834/02A RU 2011150834 A RU2011150834 A RU 2011150834A RU 2011150834 A RU2011150834 A RU 2011150834A
Authority
RU
Russia
Prior art keywords
input
output
inputs
quadrature
delay element
Prior art date
Application number
RU2011150834/02A
Other languages
English (en)
Other versions
RU2491570C1 (ru
Inventor
Николай Афанасьевич Важенин
Алексей Сергеевич Волковский
Тимур Георгиевич Келин
Original Assignee
Тимур Георгиевич Келин
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Тимур Георгиевич Келин filed Critical Тимур Георгиевич Келин
Priority to RU2011150834/08A priority Critical patent/RU2491570C1/ru
Priority to EP12813188.5A priority patent/EP2792077B1/en
Priority to US14/343,641 priority patent/US9191048B2/en
Priority to JP2014547434A priority patent/JP2015500616A/ja
Priority to PCT/US2012/069530 priority patent/WO2013090593A1/en
Priority to CA2859448A priority patent/CA2859448A1/en
Publication of RU2011150834A publication Critical patent/RU2011150834A/ru
Application granted granted Critical
Publication of RU2491570C1 publication Critical patent/RU2491570C1/ru

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
    • H04B1/12—Neutralising, balancing, or compensation arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
    • H03G3/345—Muting during a short period of time when noise pulses are detected, i.e. blanking
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H04B1/30—Circuits for homodyne or synchrodyne receivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Noise Elimination (AREA)
  • Peptides Or Proteins (AREA)

Abstract

1. Квадратурный компенсатор импульсных помех, включающий в себя фильтр низких частот (ФНЧ) синфазного канала (1), ФНЧ квадратурного канала (3), блок выделения помехи (5), отличающийся тем, что введены идентичные компенсатор импульсной помехи синфазного канала (2) и компенсатор импульсной помехи квадратурного канала (4), причем выходы ФНЧ синфазного (1) и квадратурного (3) каналов соединены с первыми входами компенсаторов импульсной помехи (2 и 4) соответствующего канала и соответственно с первым и вторым входом блока выделения помехи (5), выход которого соединен с вторыми входами компенсаторов (2 и 4) синфазного и квадратурного каналов, выходы которых являются соответственно синфазным и квадратурным выходом квадратурного компенсатора импульсных помех, входами которого являются входы ФНЧ синфазного (1) и квадратурного (3) канала.2. Устройство по п.1, отличающееся тем, что компенсаторы импульсной помехи в синфазном и квадратурном канале (2 и 4) выполнены в виде последовательно соединенных элемента задержки (21) и управляемого интерполятора (23), причем выход элемента задержки (21) подключен к первому входу управляемого интерполятора (23), первым входом компенсатора импульсной помехи является вход элемента задержки (21), вторым входом - второй вход управляемого интерполятора (23), а выходом - выход управляемого интерполятора (23).3. Устройство по п.2, отличающееся тем, что управляемый интерполятор (23) выполнен в виде устройства выборки-хранения (231) и коммутатора (232), причем первый вход управляемого интерполятора (23) подключен ко второму входу коммутатора (232) и к первому входу устройства выборки-хранения (231), выход которого подключен к первом

Claims (17)

1. Квадратурный компенсатор импульсных помех, включающий в себя фильтр низких частот (ФНЧ) синфазного канала (1), ФНЧ квадратурного канала (3), блок выделения помехи (5), отличающийся тем, что введены идентичные компенсатор импульсной помехи синфазного канала (2) и компенсатор импульсной помехи квадратурного канала (4), причем выходы ФНЧ синфазного (1) и квадратурного (3) каналов соединены с первыми входами компенсаторов импульсной помехи (2 и 4) соответствующего канала и соответственно с первым и вторым входом блока выделения помехи (5), выход которого соединен с вторыми входами компенсаторов (2 и 4) синфазного и квадратурного каналов, выходы которых являются соответственно синфазным и квадратурным выходом квадратурного компенсатора импульсных помех, входами которого являются входы ФНЧ синфазного (1) и квадратурного (3) канала.
2. Устройство по п.1, отличающееся тем, что компенсаторы импульсной помехи в синфазном и квадратурном канале (2 и 4) выполнены в виде последовательно соединенных элемента задержки (21) и управляемого интерполятора (23), причем выход элемента задержки (21) подключен к первому входу управляемого интерполятора (23), первым входом компенсатора импульсной помехи является вход элемента задержки (21), вторым входом - второй вход управляемого интерполятора (23), а выходом - выход управляемого интерполятора (23).
3. Устройство по п.2, отличающееся тем, что управляемый интерполятор (23) выполнен в виде устройства выборки-хранения (231) и коммутатора (232), причем первый вход управляемого интерполятора (23) подключен ко второму входу коммутатора (232) и к первому входу устройства выборки-хранения (231), выход которого подключен к первому входу коммутатора (232), второй вход управляемого интерполятора (23) соединен со вторым (управляющим) входом устройства выборки-хранения (231) и с третьим (управляющим) входом коммутатора (232), выход которого является выходом управляемого интерполятора (23).
4. Устройство по п.1, отличающееся тем, что блок выделения помехи (5) выполнен в виде двух каналов, каждый из которых содержит последовательно соединенные блок вычисления модуля (51 и 54), пороговое устройство (52 и 55), формирователь импульсов (53 и 56), а также логический блок ИЛИ (57), причем входы первого (51) и второго (54) блоков вычисления модуля являются соответственно первым и вторым входами блока выделения помехи (5), вторые входы пороговых устройств (52 и 55) соединены с выходом блока формирования порога (58), выходы формирователей импульсов (53 и 56) соединены с соответствующими входами логического блока ИЛИ (57), выход которого является выходом блока выделения помехи (5).
5. Устройство по п.4, отличающееся тем, что формирователь импульсов (53 или 56) содержит последовательно соединенные формирователь заднего фронта (534), устройство задержки (535), логический блок И (533), триггер (531), а также логический блок НЕ (532), причем вход формирователя импульсов (53) соединен с входом формирователя заднего фронта (534), входом логического блока НЕ (532) и входом установки в логическую единицу триггера (531), выход логического блока НЕ (532) соединен с вторым входом логического блока И (533), выход которого соединен с входом установки в логический ноль триггера (531), выход триггера (531) является выходом формирователя импульсов (53).
6. Устройство по п.5, отличающееся тем, что устройство задержки (535) содержит два триггера (5351 и 5356), два логических блока ИЛИ (5352 и 5358), формирователь заднего фронта (5353), два формирователя переднего фронта (5355 и 5359), два элемента задержки (5354 и 5357), причем вход устройства задержки (535) соединен с входами установки в логическую единицу первого (5351) и второго (5356) триггеров, выходы первого (5351) и второго (5356) триггеров соединены с соответствующими входами первого логического блока ИЛИ и с входами соответственно первого (5355) и второго (5356) формирователей переднего фронта, выход первого формирователя переднего фронта (5355) через первый элемент задержки (5354) подключен к входу установки в логический ноль первого триггера (5351), а также к первому входу второго логического блока ИЛИ (5358), выход второго формирователя переднего фронта (5359) через второй элемент задержки (5357) подключен ко второму входу второго логического блока ИЛИ (5358), выход которого подключен к входу установки в логический ноль второго триггера (5356), выход первого логического блока ИЛИ (5352) соединен с входом формирователя заднего фронта (5353), выход которого является выходом устройства задержки (535).
7. Устройство по п.6, отличающееся тем, что формирователь переднего фронта (5355 и 5359) содержит последовательно соединенные элемент задержки (53551), логический блок XOR (53552) и логический блок И (53553), причем вход формирователя переднего фронта (5355) подключен к входу элемента задержки (53551), второму входу логического блока XOR (53552) и второму входу логического блока И (53553), выход которого является выходом формирователя переднего фронта (5355).
8. Устройство по п.3, отличающееся тем, что формирователь заднего фронта (534 и 5353) содержит последовательно соединенные элемент задержки (53531), логический блок XOR (53532) и логический блок И (53533), причем вход формирователя заднего фронта (5353) подключен к входу элемента задержки (53531), второму входу логического блока XOR (53532), выход элемента задержки 53531 подключен к второму входу логического блока И (53533), выход которого является выходом формирователя заднего фронта (5353).
9. Квадратурный компенсатор импульсных помех, включающий в себя фильтр низких частот (ФНЧ) синфазного канала (1), ФНЧ квадратурного канала (3), блок выделения помехи (5), отличающийся тем, что введены идентичные компенсатор импульсной помехи синфазного канала (2) и компенсатор импульсной помехи квадратурного канала (4), формирователь управляющих импульсов (6), причем выходы ФНЧ синфазного (1) и квадратурного (3) каналов соединены с первыми входами компенсаторов импульсной помехи (2 и 4) соответствующего канала и соответственно с первым и вторым входом блока выделения помехи (5), выход которого соединен с вторыми входами компенсаторов импульсной помехи (2 и 4) синфазного и квадратурного каналов и с входом формирователя управляющих импульсов (6), выход которого соединен с третьими входами компенсаторов импульсной помехи (2 и 4) синфазного и квадратурного каналов, выходы которых являются соответственно синфазным и квадратурным выходом квадратурного компенсатора импульсных помех, входами которого являются входы ФНЧ синфазного (1) и квадратурного (3) канала.
10. Устройство по п.9, отличающееся тем, что компенсаторы импульсной помехи в синфазном и квадратурном канале (2 или 4) выполнен в виде последовательно соединенных первого элемента задержки (21), управляемого интерполятора (23), сглаживающего фильтра (24) и коммутатора (25), а также второго элемента задержки (22), причем выход первого элемента задержки (21) подключен первому входу управляемого интерполятора (23) и к входу второго элемента задержки (22), выход которого подключен ко второму входу коммутатора (25), первый вход которого соединен с выходом сглаживающего фильтра (24), первым входом компенсатора импульсной помехи является вход первого элемента задержки (21), вторым входом - второй вход управляемого интерполятора (23), третьим входом - третий вход коммутатора (25), а выходом - выход коммутатора (25).
11. Устройство по п.10, отличающееся тем, что управляемый интерполятор (23) выполнен в виде устройства выборки-хранения (231) и коммутатора (232), причем первый вход управляемого интерполятора (23) подключен ко второму входу коммутатора (232) и к первому входу устройства выборки-хранения (231), выход которого подключен к первому входу коммутатора (232), второй вход управляемого интерполятора (23) соединен со вторым (управляющим) входом устройства выборки-хранения (231) и с третьим (управляющим) входом коммутатора (232), выход которого является выходом управляемого интерполятора (23).
12. Устройство по п.9, отличающееся тем, что блок выделения помехи (5) выполнен в виде двух каналов, каждый из которых содержит последовательно соединенные блок вычисления модуля (51 и 54), пороговое устройство (52 и 55), формирователь импульсов (53 и 56), а также логический блок ИЛИ (57), причем входы первого (51) и второго (54) блоков вычисления модуля являются соответственно первым и вторым входами блока выделения помехи (5), вторые входы пороговых устройств (52 и 55) соединены с выходом блока формирования порога (58), выходы формирователей импульсов (53 и 56) соединены с соответствующими входами логического блока ИЛИ (57), выход которого является выходом блока выделения помехи (5).
13. Устройство по п.12, отличающееся тем, что формирователь импульсов (53 или 56) содержит последовательно соединенные формирователь заднего фронта (534), устройство задержки (535), логический блок И (533), триггер (531), а также логический блок НЕ (532), причем вход формирователя импульсов (53) соединен с входом формирователя заднего фронта (534), входом логического блока НЕ (532) и входом установки в логическую единицу триггера (531), выход логического блока НЕ (532) соединен с вторым входом логического блока И (533), выход которого соединен с входом установки в логический ноль триггера (531), выход триггера (531) является выходом формирователя импульсов (53).
14. Устройство по п.13, отличающееся тем, что устройство задержки (535) содержит два триггера (5351 и 5356), два логических блока ИЛИ (5352 и 5358), формирователь заднего фронта (5353), два формирователя переднего фронта (5355 и 5359), два элемента задержки (5354 и 5357), причем вход устройства задержки (535) соединен с входами установки в логическую единицу первого (5351) и второго (5356) триггеров, выходы первого (5351) и второго (5356) триггеров соединены с соответствующими входами первого логического блока ИЛИ и с входами соответственно первого (5355) и второго (5356) формирователей переднего фронта, выход первого формирователя переднего фронта (5355) через первый элемент задержки (5354) подключен к входу установки в логический ноль первого триггера (5351), а также к первому входу второго логического блока ИЛИ (5358), выход второго формирователя переднего фронта (5359) через второй элемент задержки (5357) подключен ко второму входу второго логического блока ИЛИ (5358), выход которого подключен к входу установки в логический ноль второго триггера (5356), выход первого логического блока ИЛИ (5352) соединен с входом формирователя заднего фронта (5353), выход которого является выходом устройства задержки (535).
15. Устройство по п.14, отличающееся тем, что формирователь переднего фронта (5355 и 5359) содержит последовательно соединенные элемент задержки (53551), логический блок XOR (53552) и логический блок И (53553), причем вход формирователя переднего фронта (5355) подключен к входу элемента задержки (53551), второму входу логического блока XOR (53552) и второму входу логического блока И (53553), выход которого является выходом формирователя переднего фронта (5355).
16. Устройство по п.14, отличающееся тем, что формирователь заднего фронта (534 и 5353) содержит последовательно соединенные элемент задержки (53531), логический блок XOR (53532) и логический блок И (53533), причем вход формирователя заднего фронта (5353) подключен к входу элемента задержки (53531), второму входу логического блока XOR (53532), выход элемента задержки 53531 подключен к второму входу логического блока И (53533), выход которого является выходом формирователя заднего фронта (5353).
17. Устройство по п.9, отличающееся тем, что формирователь управляющих импульсов (6) выполнен в виде последовательно соединенных сглаживающего фильтра (61) и релейного элемента (62).
RU2011150834/08A 2011-12-14 2011-12-14 Квадратурный компенсатор импульсных помех RU2491570C1 (ru)

Priority Applications (6)

Application Number Priority Date Filing Date Title
RU2011150834/08A RU2491570C1 (ru) 2011-12-14 2011-12-14 Квадратурный компенсатор импульсных помех
EP12813188.5A EP2792077B1 (en) 2011-12-14 2012-12-13 Quadrature impulse noise remover
US14/343,641 US9191048B2 (en) 2011-12-14 2012-12-13 Quadrature impulse noise remover
JP2014547434A JP2015500616A (ja) 2011-12-14 2012-12-13 直交インパルス性ノイズ除去装置
PCT/US2012/069530 WO2013090593A1 (en) 2011-12-14 2012-12-13 Quadrature impulse noise remover
CA2859448A CA2859448A1 (en) 2011-12-14 2012-12-13 Quadrature impulse noise remover

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2011150834/08A RU2491570C1 (ru) 2011-12-14 2011-12-14 Квадратурный компенсатор импульсных помех

Publications (2)

Publication Number Publication Date
RU2011150834A true RU2011150834A (ru) 2013-06-20
RU2491570C1 RU2491570C1 (ru) 2013-08-27

Family

ID=47522920

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2011150834/08A RU2491570C1 (ru) 2011-12-14 2011-12-14 Квадратурный компенсатор импульсных помех

Country Status (6)

Country Link
US (1) US9191048B2 (ru)
EP (1) EP2792077B1 (ru)
JP (1) JP2015500616A (ru)
CA (1) CA2859448A1 (ru)
RU (1) RU2491570C1 (ru)
WO (1) WO2013090593A1 (ru)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9960867B1 (en) * 2017-04-18 2018-05-01 Topcon Positioning Systems, Inc. Method and apparatus for estimating the current signal-to-thermal noise ratio and signal-to-pulse noise ratio
RU2736625C1 (ru) * 2020-04-17 2020-11-19 Акционерное общество «Всероссийский научно-исследовательский институт радиотехники» (АО «ВНИИРТ») Способ защиты эхо-сигналов от несинхронных импульсных помех в приемном канале радиолокационных станций и устройство для его осуществления

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4311963A (en) * 1978-07-18 1982-01-19 Matsushita Electric Industrial Co., Ltd. Noise pulse suppressing system
US5212827A (en) * 1991-02-04 1993-05-18 Motorola, Inc. Zero intermediate frequency noise blanker
US5369445A (en) * 1992-06-12 1994-11-29 Samsung Electronics Co., Ltd. Noise reducing apparatus and methods for television receivers
US5826180A (en) * 1994-08-08 1998-10-20 Nice Systems Ltd. Near homodyne radio frequency receiver
JP3674090B2 (ja) * 1995-07-27 2005-07-20 松下電器産業株式会社 受信装置
RU2100903C1 (ru) * 1996-01-24 1997-12-27 Владимир Васильевич Перьков Способ компенсации внутриканальных аддитивных радиопомех в приемниках амплитудно-модулированных, частотно- и фазоманипулированных радиосигналов и устройство для его осуществления
US6577851B1 (en) * 1999-11-16 2003-06-10 Motorola, Inc. Impulse noise blanker
US7236545B2 (en) 2001-06-08 2007-06-26 Broadcom Corporation Chip blanking and processing in SCDMA to mitigate impulse and burst noise and/or distortion
US7103122B2 (en) 2001-08-23 2006-09-05 Pioneer Corporation Noise canceller
US7336939B2 (en) 2003-05-21 2008-02-26 Broadcom Corporation Integrated tracking filters for direct conversion and low-IF single conversion broadband filters
US7706542B2 (en) * 2005-03-28 2010-04-27 Pioneer Corporation Noise removal device
WO2007049552A1 (ja) * 2005-10-25 2007-05-03 Matsushita Electric Industrial Co., Ltd. 音声信号復調装置
US7573959B2 (en) 2005-12-25 2009-08-11 Mediatek Inc. Method and apparatus for removing impulse noise
JP5724622B2 (ja) * 2011-05-20 2015-05-27 アイコム株式会社 通信機、通信機の制御方法及びコンピュータプログラム

Also Published As

Publication number Publication date
JP2015500616A (ja) 2015-01-05
CA2859448A1 (en) 2013-06-20
EP2792077B1 (en) 2017-07-05
US20140226769A1 (en) 2014-08-14
US9191048B2 (en) 2015-11-17
EP2792077A1 (en) 2014-10-22
WO2013090593A1 (en) 2013-06-20
RU2491570C1 (ru) 2013-08-27

Similar Documents

Publication Publication Date Title
GB2569484A (en) Microwave combiner and distributer for quantum signals using frequency-division multiplexing
MY173587A (en) Hybrid vehicle
WO2012117291A3 (en) Fully digital chaotic differential equation-based systems and methods
GB201303345D0 (en) Duct detector
WO2015148095A3 (en) Systems and methods for common mode level shifting
RU2011150834A (ru) Квадратурный компенсатор импульсных помех
WO2016050868A3 (en) Optoelectronic switch
RU2013155815A (ru) Устройство управления резервированной с помощью мажоритарных элементов системой
RU2012142659A (ru) Импульсный селектор
UA74846U (en) Transversal filter
UA91937U (ru) Устройство для согласованной обработки сигналов переменной продолжительности с псевдохаотической частотной модуляцией
UA106152U (ru) Формирователь одиночной серии из трех пачек импульсов
UA93720U (ru) Формирователь симметричной одиночной ТРехимпульсной кодовой СЕРИИ с программируемыми временными параметрами
UA43744U (en) Classification device
RU2012119818A (ru) Устройство ассоциативного распознавания
UA59021U (ru) Устройство разделения радиоимпульсов
UA93717U (ru) Формирователь одиночной ТРехимпульсной кодовой СЕРИИ с программируемыми временными параметрами
UA93714U (ru) Формирователь периодической последовательности ДВУХ ИМПУЛЬСНЫХ КОДОВЫХ СЕРИЙ с программируемыми ПАРАМЕТРАМИ
UA102833U (ru) Формирователь одиночной серии из четырех пачек импульсов
UA74464U (ru) Устройство передачи информации шумовыми сигналами
UA74692U (ru) Устройство для передачи информации шумовыми сигналами
RU2016147649A (ru) Фильтр компенсации помех
WO2016190914A3 (en) Circuits for n-path filters
RU2014105507A (ru) Блок выделения помехи квадратурного компенсатора импульсных помех
RU2016106347A (ru) Навигационный приёмник с фильтром подавления помехи

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20131215