Claims (1)
Генератор псевдослучайных бинарных последовательностей, содержащий регистр сдвига, состоящий из n последовательно соединенных ячеек памяти, каждая из которых имеет р возможных состояний, сумматор по модулю два, связанный с n-й ячейкой памяти, блок обратной связи, осуществляющий логические операции умножения и сложения над содержимым ячеек памяти для формирования согласно характеристическому полиному сигнала обратной связи, передаваемого на сигнальный вход первой ячейки памяти, средства начальной установки регистра сдвига, средства тактовой синхронизации, обеспечивающие синхронизацию операций сдвига состояний ячеек памяти с операциями, осуществляемыми в блоке обратной связи и сумматоре по модулю два, а также средства, обеспечивающие хранение коэффициентов характеристического полинома, служащих множителями при осуществлении операций умножения в блоке обратной связи, отличающийся тем, что каждая из n ячеек памяти регистра сдвига, где n - нечетное, выполнена в виде четверичной ячейки памяти, имеющей р=4 возможных состояния и состоящей из двух двоичных ячеек памяти, сигнальные входы и выходы которых образуют соответственно сигнальный вход и выход четверичной ячейки памяти, а блок обратной связи выполнен с использованием элементов умножения и сложения по модулю четыре, обеспечивающих выполнение логических операций умножения и сложения по модулю четыре над содержимым четверичных ячеек памяти в соответствии с четверичным характеристическим полиномом и передачу полученного результата в виде четверичного сигнала обратной связи на вход первой четверичной ячейки памяти, при этом выход старшей из двоичных ячеек памяти, входящей в состав n-й четверичной ячейки памяти, образует первый выход генератора псевдослучайных бинарных последовательностей, соединенный с первым входом сумматора по модулю два, выход которого образует второй выход генератора псевдослучайных бинарных последовательностей, при этом второй вход сумматора по модулю два соединен с выходом генератора меандра, формирующего последовательность сигналов «нулей» и «единиц» …01010…, чередующихся с тактом работы регистра сдвига.
A pseudorandom binary sequence generator containing a shift register consisting of n series-connected memory cells, each of which has p possible states, an adder modulo two, connected to the nth memory cell, a feedback unit that performs logical operations of multiplication and addition over the contents memory cells for generating, according to the characteristic polynomial, a feedback signal transmitted to the signal input of the first memory cell, means for initial setting of the shift register, means t synchronization, providing synchronization of the state shift operations of the memory cells with the operations carried out in the feedback unit and the adder modulo two, as well as means for storing the coefficients of the characteristic polynomial, serving as factors in the implementation of the multiplication operations in the feedback unit, characterized in that each of n memory cells of the shift register, where n is odd, made in the form of a quadruple memory cell with p = 4 possible states and consisting of two binary memory cells, the input and output of which form the signal input and output of the quadruple memory cell, respectively, and the feedback block is made using multiplication and addition elements modulo four, ensuring logical operations of multiplication and addition modulo four over the contents of the quadruple memory cells in accordance with the quadruple characteristic polynomial and the transmission of the result in the form of a quadruple feedback signal to the input of the first quadruple memory cell, while the eldest binary x memory cells, which is part of the nth quadruple memory cell, forms the first output of the pseudo-random binary sequence generator connected to the first input of the adder modulo two, the output of which forms the second output of the pseudo-random binary sequence generator, while the second adder input modulo two with the output of the meander generator, forming a sequence of signals of "zeros" and "units" ... 01010 ..., alternating with the clock operation of the shift register.