RU2009120660A - Устройство для преобразования двоичного кода в код системы остаточных классов (сок) - Google Patents
Устройство для преобразования двоичного кода в код системы остаточных классов (сок) Download PDFInfo
- Publication number
- RU2009120660A RU2009120660A RU2009120660/08A RU2009120660A RU2009120660A RU 2009120660 A RU2009120660 A RU 2009120660A RU 2009120660/08 A RU2009120660/08 A RU 2009120660/08A RU 2009120660 A RU2009120660 A RU 2009120660A RU 2009120660 A RU2009120660 A RU 2009120660A
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- outputs
- modulo
- group
- registers
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
- Error Detection And Correction (AREA)
Abstract
Устройство для преобразования двоичного кода в код системы остаточных классов, содержащее входной и выходные регистры, сумматоры по модулю, шины управления, подключенные к входам управления узлов устройства, входные и выходные шины, подключенные, соответственно, к входам входного и к выходам выходных регистров, в котором к выходов входного регистра, соответствующих к младшим разрядам исходного двоичного кода, подключены к входам одного из выходных регистров, отличающееся тем, что в состав устройства введены коммутатор, имеющий n входов и k выходов, где n - разрядность исходного двоичного кода, а k=2, 3, 4…целое положительное число, определяющие величины оснований (модулей) p1=2k, p2=2k-1 и p3=2k+1 системы остаточных классов, мультиплексор, имеющий k входов и две группы по k выходов, схема коррекции и два регистра фиксации промежуточных результатов суммирования по модулям p2=2k-1 и p3=2k+1, причем выходы входного регистра подключены к входам коммутатора, выходы которого подключены к первой группе входов сумматора по модулю p2=2k-1 и подключены к входам мультиплексора, первая группа из k выходов которого подключена к первой группе входов сумматора по модулю p3=2k+1, а вторая группа из k выходов которого подключена к входам схемы коррекции, выходы которой также подключены к первой группе входов сумматора по модулю p3=2k+1, причем выходы сумматоров по модулю подключены к входам соответствующих регистров фиксации промежуточных результатов суммирования, выходы которых подключены ко вторым группам входов сумматоров по модулю и к входам соответствующих выходных регистров.
Claims (1)
- Устройство для преобразования двоичного кода в код системы остаточных классов, содержащее входной и выходные регистры, сумматоры по модулю, шины управления, подключенные к входам управления узлов устройства, входные и выходные шины, подключенные, соответственно, к входам входного и к выходам выходных регистров, в котором к выходов входного регистра, соответствующих к младшим разрядам исходного двоичного кода, подключены к входам одного из выходных регистров, отличающееся тем, что в состав устройства введены коммутатор, имеющий n входов и k выходов, где n - разрядность исходного двоичного кода, а k=2, 3, 4…целое положительное число, определяющие величины оснований (модулей) p1=2k, p2=2k-1 и p3=2k+1 системы остаточных классов, мультиплексор, имеющий k входов и две группы по k выходов, схема коррекции и два регистра фиксации промежуточных результатов суммирования по модулям p2=2k-1 и p3=2k+1, причем выходы входного регистра подключены к входам коммутатора, выходы которого подключены к первой группе входов сумматора по модулю p2=2k-1 и подключены к входам мультиплексора, первая группа из k выходов которого подключена к первой группе входов сумматора по модулю p3=2k+1, а вторая группа из k выходов которого подключена к входам схемы коррекции, выходы которой также подключены к первой группе входов сумматора по модулю p3=2k+1, причем выходы сумматоров по модулю подключены к входам соответствующих регистров фиксации промежуточных результатов суммирования, выходы которых подключены ко вторым группам входов сумматоров по модулю и к входам соответствующих выходных регистров.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2009120660/08A RU2413279C1 (ru) | 2009-06-02 | 2009-06-02 | Устройство для преобразования двоичного кода в код системы остаточных классов (сок) |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2009120660/08A RU2413279C1 (ru) | 2009-06-02 | 2009-06-02 | Устройство для преобразования двоичного кода в код системы остаточных классов (сок) |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2009120660A true RU2009120660A (ru) | 2010-12-10 |
RU2413279C1 RU2413279C1 (ru) | 2011-02-27 |
Family
ID=46306049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2009120660/08A RU2413279C1 (ru) | 2009-06-02 | 2009-06-02 | Устройство для преобразования двоичного кода в код системы остаточных классов (сок) |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2413279C1 (ru) |
-
2009
- 2009-06-02 RU RU2009120660/08A patent/RU2413279C1/ru not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
RU2413279C1 (ru) | 2011-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2015512585A5 (ru) | ||
Ding et al. | A modular multiplier implemented with truncated multiplication | |
US8352532B1 (en) | Circuit structure for multiplying numbers using look-up tables and adders | |
CN102184086A (zh) | 一种Booth编码器及乘法器 | |
Park et al. | Area-optimized fully-flexible BCH decoder for multiple GF dimensions | |
RU2012126120A (ru) | Система и способ декодирования, выполняемый для кодирования блоков элементов текстуры | |
Baskaran et al. | Hardware-software co-design of AES on FPGA | |
RU2009120660A (ru) | Устройство для преобразования двоичного кода в код системы остаточных классов (сок) | |
Marshall et al. | Deeply pipelined digit-serial LDPC decoding | |
Purwita et al. | Optimized 8-level turbo encoder algorithm and VLSI architecture for LTE | |
ATE494687T1 (de) | Integrierte schaltung zum codieren von daten | |
Gao et al. | An improved BCD adder using 6-LUT FPGAs | |
Roy et al. | High-speed architecture for successive cancellation decoder with split-g node block | |
Safari et al. | Novel implementation of full adder based scaling in Residue Number Systems | |
RU2011106012A (ru) | УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОЭФФИЦИЕНТОВ БУЛЕВЫХ ПРЕОБРАЗОВАНИЙ НАД ПОЛЕМ ГАЛУА GF(2n) | |
KR20040043582A (ko) | 병렬 순환 중복 검사 코드 발생 시스템 및 방법 | |
RU2402803C2 (ru) | Способ и устройство суммирования двоично-десятичных чисел | |
Thakur et al. | FPGA based effecient architecture for conversion of binay to residue number system | |
RU2010127391A (ru) | Устройство для коррекции ошибок в полиномиальной системе классов вычетов | |
Chervyakov et al. | Effect of RNS moduli set selection on digital filter performance for satellite communications | |
RU2427027C1 (ru) | Полный одноразрядный сумматор по модулю | |
Lv et al. | A novel high performance SIMD 54-bit multiply array | |
Aliabadian et al. | A novel high dynamic range 4-module set {2 2n+ 1, 2 2n+ 1, 2 n+ 1, 2 n− 1} whit efficient reverse converter and review improving modular multiplication's dynamic range with this module set | |
Hiasat | Arithmetic binary to residue encoders for moduli (2n±2k+ 1) | |
Shaji et al. | Efficient random number generator using novel modulo 2 n-2 k-1 adder for RNS |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PD4A | Correction of name of patent owner | ||
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20180603 |