RU2007141586A - SELF-SYNCHRONOUS TWO-STROKE D-TRIGGER WITH A LOW ACTIVE CONTROL SIGNAL LEVEL - Google Patents

SELF-SYNCHRONOUS TWO-STROKE D-TRIGGER WITH A LOW ACTIVE CONTROL SIGNAL LEVEL Download PDF

Info

Publication number
RU2007141586A
RU2007141586A RU2007141586/09A RU2007141586A RU2007141586A RU 2007141586 A RU2007141586 A RU 2007141586A RU 2007141586/09 A RU2007141586/09 A RU 2007141586/09A RU 2007141586 A RU2007141586 A RU 2007141586A RU 2007141586 A RU2007141586 A RU 2007141586A
Authority
RU
Russia
Prior art keywords
inputs
input
group
output
self
Prior art date
Application number
RU2007141586/09A
Other languages
Russian (ru)
Other versions
RU2366080C2 (en
Inventor
Юрий Афанасьевич Степченков (RU)
Юрий Афанасьевич Степченков
Юрий Георгиевич Дьяченко (RU)
Юрий Георгиевич Дьяченко
Аста Винценто Рождественскене (RU)
Аста Винценто Рождественскене
Николай Викторович Морозов (RU)
Николай Викторович Морозов
Владимир Сергеевич Петрухин (RU)
Владимир Сергеевич Петрухин
Original Assignee
Институт проблем информатики Российской академии наук (ИПИ РАН) (RU)
Институт проблем информатики Российской академии наук (ИПИ РАН)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт проблем информатики Российской академии наук (ИПИ РАН) (RU), Институт проблем информатики Российской академии наук (ИПИ РАН) filed Critical Институт проблем информатики Российской академии наук (ИПИ РАН) (RU)
Priority to RU2007141586/09A priority Critical patent/RU2366080C2/en
Publication of RU2007141586A publication Critical patent/RU2007141586A/en
Application granted granted Critical
Publication of RU2366080C2 publication Critical patent/RU2366080C2/en

Links

Landscapes

  • Logic Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

1. Самосинхронный двухтактный D-триггер с низким активным уровнем сигнала управления, содержащий три элемента И-ИЛИ-НЕ, информационный вход, управляющий вход, прямой и инверсный информационные выходы и индикаторный выход, отличающийся тем, что в схему введены инвертор на информационном входе, два элемента ИЛИ-И-НЕ и еще один элемент И-ИЛИ-НЕ, информационный вход подключен к входу инвертора, второму входу первой группы входов И первого элемента И-ИЛИ-НЕ, первому входу первой группы входов И третьего элемента И-ИЛИ-НЕ и второму входу второй группы входов И четвертого элемента И-ИЛИ-НЕ, управляющий вход соединен с входом второй группы входов И первого элемента И-ИЛИ-НЕ, выход которого подключен ко вторым входам первых групп входов И второго и третьего элементов И-ИЛИ-НЕ, третьему входу второй группы входов И и первому входу третьей группы входов И четвертого элемента И-ИЛИ-НЕ и вторым входам первых групп входов ИЛИ первого и второго элементов ИЛИ-И-НЕ, выход инвертора подключен к первым входам первых групп входов И первого и второго элементов И-ИЛИ-НЕ и второму входу третьей группы входов И четвертого элемента И-ИЛИ-НЕ, выход второго элемента И-ИЛИ-НЕ подключен ко второму входу первой группы входов И и первому входу второй группы входов И четвертого элемента И-ИЛИ-НЕ, входу второй группы входов И третьего элемента И-ИЛИ-НЕ и первому входу первой группы входов ИЛИ первого элемента ИЛИ-И-НЕ, выход первого элемента ИЛИ-И-НЕ соединен с входом второй группы входов ИЛИ второго элемента ИЛИ-И-НЕ, первым входом первой группы входов И четвертого элемента И-ИЛИ-НЕ и инверсным информационным выходом триггера, выход третьего элемен�1. Self-synchronous push-pull D-flip-flop with a low active level of the control signal, containing three AND-OR-NOT elements, an information input, a control input, direct and inverse information outputs and an indicator output, characterized in that an inverter is inserted into the circuit at the information input, two elements OR-AND-NOT and another element AND-OR-NOT, the information input is connected to the inverter input, the second input of the first group of inputs AND the first element AND-OR-NOT, the first input of the first group of inputs AND the third element AND-OR- NOT and the second input of the second gro PP inputs and the fourth element AND-OR-NOT, the control input is connected to the input of the second group of inputs AND the first element AND-OR-NOT, the output of which is connected to the second inputs of the first groups of inputs And the second and third elements AND-OR-NOT, the third input the second group of inputs AND and the first input of the third group of inputs AND the fourth element AND-OR-NOT and the second inputs of the first groups of inputs OR of the first and second elements OR-AND-NOT, the inverter output is connected to the first inputs of the first groups of inputs AND the first and second elements AND -OR-NOT and the second entrance of the third group moves AND of the fourth AND-OR-NOT element, the output of the second AND-OR-NOT element is connected to the second input of the first group of inputs AND and the first input of the second group of inputs AND of the fourth element AND-OR-NOT, the input of the second group of inputs AND the third element AND- OR NOT and the first input of the first group of inputs OR the first element OR-AND-NOT, the output of the first element OR-AND-NOT connected to the input of the second group of inputs OR the second element OR-AND-NOT, the first input of the first group of inputs AND the fourth element AND -OR-NOT and inverse trigger information output, third element output

Claims (8)

1. Самосинхронный двухтактный D-триггер с низким активным уровнем сигнала управления, содержащий три элемента И-ИЛИ-НЕ, информационный вход, управляющий вход, прямой и инверсный информационные выходы и индикаторный выход, отличающийся тем, что в схему введены инвертор на информационном входе, два элемента ИЛИ-И-НЕ и еще один элемент И-ИЛИ-НЕ, информационный вход подключен к входу инвертора, второму входу первой группы входов И первого элемента И-ИЛИ-НЕ, первому входу первой группы входов И третьего элемента И-ИЛИ-НЕ и второму входу второй группы входов И четвертого элемента И-ИЛИ-НЕ, управляющий вход соединен с входом второй группы входов И первого элемента И-ИЛИ-НЕ, выход которого подключен ко вторым входам первых групп входов И второго и третьего элементов И-ИЛИ-НЕ, третьему входу второй группы входов И и первому входу третьей группы входов И четвертого элемента И-ИЛИ-НЕ и вторым входам первых групп входов ИЛИ первого и второго элементов ИЛИ-И-НЕ, выход инвертора подключен к первым входам первых групп входов И первого и второго элементов И-ИЛИ-НЕ и второму входу третьей группы входов И четвертого элемента И-ИЛИ-НЕ, выход второго элемента И-ИЛИ-НЕ подключен ко второму входу первой группы входов И и первому входу второй группы входов И четвертого элемента И-ИЛИ-НЕ, входу второй группы входов И третьего элемента И-ИЛИ-НЕ и первому входу первой группы входов ИЛИ первого элемента ИЛИ-И-НЕ, выход первого элемента ИЛИ-И-НЕ соединен с входом второй группы входов ИЛИ второго элемента ИЛИ-И-НЕ, первым входом первой группы входов И четвертого элемента И-ИЛИ-НЕ и инверсным информационным выходом триггера, выход третьего элемента И-ИЛИ-НЕ соединен с третьим входом третьей группы входов И и первым входом четвертой группы входов И четвертого элемента И-ИЛИ-НЕ, входом второй группы входов И второго элемента И-ИЛИ-НЕ и первым входом первой группы входов ИЛИ второго элемента ИЛИ-И-НЕ, выход второго элемента ИЛИ-И-НЕ соединен с входом второй группы входов ИЛИ первого элемента ИЛИ-И-НЕ, вторым входом четвертой группы входов И четвертого элемента И-ИЛИ-НЕ и прямым информационным выходом триггера, выход четвертого элемента И-ИЛИ-НЕ подключен к индикаторному выходу триггера.1. Self-synchronous push-pull D-flip-flop with a low active level of the control signal, containing three AND-OR-NOT elements, an information input, a control input, direct and inverse information outputs and an indicator output, characterized in that an inverter is inserted into the circuit at the information input, two elements OR-AND-NOT and another element AND-OR-NOT, the information input is connected to the inverter input, the second input of the first group of inputs AND the first element AND-OR-NOT, the first input of the first group of inputs AND the third element AND-OR- NOT and the second input of the second gro PP inputs and the fourth element AND-OR-NOT, the control input is connected to the input of the second group of inputs AND the first element AND-OR-NOT, the output of which is connected to the second inputs of the first groups of inputs And the second and third elements AND-OR-NOT, the third input the second group of inputs AND and the first input of the third group of inputs AND the fourth element AND-OR-NOT and the second inputs of the first groups of inputs OR of the first and second elements OR-AND-NOT, the inverter output is connected to the first inputs of the first groups of inputs AND the first and second elements AND -OR-NOT and the second entrance of the third group moves AND of the fourth AND-OR-NOT element, the output of the second AND-OR-NOT element is connected to the second input of the first group of inputs AND and the first input of the second group of inputs AND of the fourth element AND-OR-NOT, the input of the second group of inputs AND the third element AND- OR NOT and the first input of the first group of inputs OR the first element OR-AND-NOT, the output of the first element OR-AND-NOT connected to the input of the second group of inputs OR the second element OR-AND-NOT, the first input of the first group of inputs AND the fourth element AND -OR-NOT and inverse trigger information output, third element output and AND-OR-NOT connected to the third input of the third group of inputs AND and the first input of the fourth group of inputs AND the fourth element AND-OR-NOT, the input of the second group of inputs AND the second element AND-OR-NOT and the first input of the first group of inputs OR the second element OR-AND-NOT, the output of the second element OR-AND-NOT is connected to the input of the second group of inputs OR of the first element OR-AND-NOT, the second input of the fourth group of inputs AND the fourth element AND-OR-NOT and the direct information output of the trigger, the output of the fourth element AND-OR-NOT connected to the indicator output of the trigger. 2. Самосинхронный двухтактный D-триггер с низким активным уровнем сигнала управления по п.1, отличающийся тем, что в него введен вход установки нуля, и вторая группа входов И третьего элемента И-ИЛИ-НЕ имеет два входа, первый из которых подключен к входу установки нуля, а второй вход соединен с выходом второго элемента И-ИЛИ-НЕ.2. The self-synchronous push-pull D-flip-flop with a low active level of the control signal according to claim 1, characterized in that a zero-setting input is entered into it, and the second group of AND inputs of the third AND-OR-NOT element has two inputs, the first of which is connected to the input is set to zero, and the second input is connected to the output of the second AND-OR-NOT element. 3. Самосинхронный двухтактный D-триггер с низким активным уровнем сигнала управления по п.1, отличающийся тем, что в него введен вход установки единицы, и вторая группа входов И второго элемента И-ИЛИ-НЕ имеет два входа, первый из которых подключен к входу установки единицы, а второй вход соединен с выходом третьего элемента И-ИЛИ-НЕ.3. The self-synchronous push-pull D-flip-flop with a low active level of the control signal according to claim 1, characterized in that the unit setting input is entered into it, and the second group of AND inputs of the second AND-OR-NOT element has two inputs, the first of which is connected to the unit installation input, and the second input is connected to the output of the third AND-OR-NOT element. 4. Самосинхронный двухтактный D-триггер с низким активным уровнем сигнала управления по п.2, отличающийся тем, что в него введен вход установки единицы, и вторая группа входов И второго элемента И-ИЛИ-НЕ имеет два входа, первый из которых подключен к входу установки единицы, а второй вход соединен с выходом третьего элемента И-ИЛИ-НЕ.4. The self-synchronous push-pull D-flip-flop with a low active level of the control signal according to claim 2, characterized in that the unit setting input is entered into it, and the second group of inputs AND of the second AND-OR-NOT element has two inputs, the first of which is connected to the unit installation input, and the second input is connected to the output of the third AND-OR-NOT element. 5. Самосинхронный двухтактный D-триггер с низким активным уровнем сигнала управления по п.2, отличающийся тем, что в четвертом элементе И-ИЛИ-НЕ введены третьи входы в первую и четвертую группы входов И, подключенные к входу установки нуля.5. Self-synchronous push-pull D-flip-flop with a low active level of the control signal according to claim 2, characterized in that in the fourth element AND-OR-NOT introduced third inputs in the first and fourth groups of inputs And connected to the zero setting input. 6. Самосинхронный двухтактный D-триггер с низким активным уровнем сигнала управления по п.3, отличающийся тем, что в четвертом элементе И-ИЛИ-НЕ введены третьи входы в первую и четвертую группы входов И, подключенные к входу установки единицы.6. A self-synchronous push-pull D-flip-flop with a low active level of the control signal according to claim 3, characterized in that in the fourth AND-OR-NOT element the third inputs to the first and fourth groups of AND inputs connected to the unit installation input are entered. 7. Самосинхронный двухтактный D-триггер с низким активным уровнем сигнала управления по п.4, отличающийся тем, что в четвертом элементе И-ИЛИ-НЕ введены третьи и четвертые входы в первую и четвертую группы входов И, причем третьи входы этих групп подключены к входу установки нуля, а четвертые входы этих групп соединены с входом установки единицы.7. The self-synchronous push-pull D-flip-flop with a low active level of the control signal according to claim 4, characterized in that in the fourth element AND-OR-NOT introduced the third and fourth inputs to the first and fourth groups of inputs And, and the third inputs of these groups are connected to the input is set to zero, and the fourth inputs of these groups are connected to the input of the unit. 8. Самосинхронный двухтактный D-триггер с низким активным уровнем сигнала управления по любому из пп.1-7, отличающийся тем, что в схему введен фазовый выход, соединенный с выходом первого элемента И-ИЛИ-НЕ.8. Self-synchronous push-pull D-flip-flop with a low active level of the control signal according to any one of claims 1 to 7, characterized in that a phase output connected to the output of the first AND-OR-NOT element is introduced into the circuit.
RU2007141586/09A 2007-11-12 2007-11-12 Self-synchronising two-cycle d flip-flop with low active control signal level RU2366080C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2007141586/09A RU2366080C2 (en) 2007-11-12 2007-11-12 Self-synchronising two-cycle d flip-flop with low active control signal level

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2007141586/09A RU2366080C2 (en) 2007-11-12 2007-11-12 Self-synchronising two-cycle d flip-flop with low active control signal level

Publications (2)

Publication Number Publication Date
RU2007141586A true RU2007141586A (en) 2009-05-20
RU2366080C2 RU2366080C2 (en) 2009-08-27

Family

ID=41021316

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2007141586/09A RU2366080C2 (en) 2007-11-12 2007-11-12 Self-synchronising two-cycle d flip-flop with low active control signal level

Country Status (1)

Country Link
RU (1) RU2366080C2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2405246C2 (en) * 2008-04-15 2010-11-27 Институт проблем информатики Российской академии наук (ИПИ РАН) Self-synchronising trigger with single-phase information input
RU2693321C1 (en) * 2018-11-21 2019-07-02 Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) Self-synchronizing dynamic two-stroke d-flip-flop with zero spacer
RU2693319C1 (en) * 2018-11-21 2019-07-02 Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) Self-synchronizing dynamic two-stroke d flip-flop with a single spacer

Also Published As

Publication number Publication date
RU2366080C2 (en) 2009-08-27

Similar Documents

Publication Publication Date Title
RU2009124990A (en) SELF-SYNCHRONOUS RS-TRIGGER WITH INCREASED INTERFERENCE OF RESISTANCE (OPTIONS)
EA201070298A1 (en) IMPROVED DATA INPUT SYSTEM
RU2007141583A (en) SELF-SYNCHRONOUS SINGLE-STROKE D-TRIGGER WITH HIGH ACTIVE CONTROL SIGNAL LEVEL
RU2007141586A (en) SELF-SYNCHRONOUS TWO-STROKE D-TRIGGER WITH A LOW ACTIVE CONTROL SIGNAL LEVEL
RU2007141584A (en) SELF-SYNCHRONOUS ONE-STROKE D-TRIGGER WITH A LOW ACTIVE CONTROL SIGNAL LEVEL
RU2007141585A (en) SELF-SYNCHRONOUS TWO-STAGE D-TRIGGER WITH HIGH ACTIVE CONTROL SIGNAL LEVEL
RU2008114199A (en) SELF-SYNCHRONOUS TRIGGER WITH SINGLE-PHASE INFORMATION INPUT
RU2008119744A (en) LOGIC MODULE
RU2007137779A (en) SELF-SYNCHRONOUS D-TRIGGER
RU2010122360A (en) ZERO RADIOMETER
RU2004136510A (en) ARITHMETIC CALCULATOR
RU2007142221A (en) G-TRIGGER WITH PARASET INPUTS WITH ZERO SPACER
RU2008131747A (en) HOME DEVICE
RU2008135090A (en) SINGLE-STROKE SELF-SYNCHRONOUS RS-TRIGGER WITH PRESET
RU2008124113A (en) DIGITAL CYCLE DEVICE
RU2007142219A (en) COMBINED G-TRIGGER WITH ZERO SPACER
RU2010149607A (en) SIGNAL GENERATOR VARIABLE BY BOOLEAN FUNCTIONS
RU2006106342A (en) INTEGRAL FREQUENCY-PULSE CONVERTER
RU2004136519A (en) HOMOGENEOUS STRUCTURE CELL
RU2014128410A (en) DIGITAL MODULATOR FOR POWER CONVERTER OF ELECTROMAGNETIC BEARING
RU2005111446A (en) ADAPTIVE RELAY REGULATOR
UA109748U (en) UNIVERSAL STRUCTURE CELL
RU2008135093A (en) TWO-STEP SELF-SYNCHRONOUS RS-TRIGGER WITH PRESET AND CONTROL INPUT
RU2006133994A (en) SHAFT TURN ANGLE CONVERTER TO CODE
RU2007143169A (en) NOISE SIGNAL RECEIVER

Legal Events

Date Code Title Description
PD4A Correction of name of patent owner
PD4A Correction of name of patent owner