RU2007102527A - MULTI-PROCESSOR COMPUTER SYSTEM - Google Patents

MULTI-PROCESSOR COMPUTER SYSTEM Download PDF

Info

Publication number
RU2007102527A
RU2007102527A RU2007102527/09A RU2007102527A RU2007102527A RU 2007102527 A RU2007102527 A RU 2007102527A RU 2007102527/09 A RU2007102527/09 A RU 2007102527/09A RU 2007102527 A RU2007102527 A RU 2007102527A RU 2007102527 A RU2007102527 A RU 2007102527A
Authority
RU
Russia
Prior art keywords
outputs
group
matrix
multiprocessor system
module
Prior art date
Application number
RU2007102527/09A
Other languages
Russian (ru)
Inventor
Иль Израилевич Левин (RU)
Илья Израилевич Левин
Лиди Ивановна Виневска (RU)
Лидия Ивановна Виневская
Original Assignee
Иль Израилевич Левин (RU)
Илья Израилевич Левин
Лиди Ивановна Виневска (RU)
Лидия Ивановна Виневская
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Иль Израилевич Левин (RU), Илья Израилевич Левин, Лиди Ивановна Виневска (RU), Лидия Ивановна Виневская filed Critical Иль Израилевич Левин (RU)
Priority to RU2007102527/09A priority Critical patent/RU2007102527A/en
Publication of RU2007102527A publication Critical patent/RU2007102527A/en

Links

Claims (1)

Многопроцессорная вычислительная система, предназначенная для решения широкого класса задач с высокой реальной производительностью, отличающаяся тем, что содержит матрицу модулей многопроцессорной системы, каждый из которых содержит макропроцессоры, выполняющие крупные математические операции, мультиконтроллеры распределенной памяти, обеспечивающие скоростной обмен информацией между оперативной памятью и макропроцессорами и параллельно-конвейерную обработку информации, матричный коммутатор, обеспечивающий прямые пространственные соединения между всеми компонентами системы, причем каждый вывод первой группы выводов каждого модуля соответствующей строки матрицы многопроцессорной системы соединен с соответствующим выводом второй группы выводов каждого последующего модуля этой же строки, каждый вывод третьей группы выводов каждого модуля соответствующего столбца матрицы многопроцессорной системы соединен с соответствующим выводом четвертой группы выводов последующего модуля того же столбца, каждый вывод этой же группы выводов первого модуля в каждом столбце матрицы многопроцессорной системы соединен с соответствующим выводом третьей группы выводов последнего модуля в каждом столбце матрицы многопроцессорной системы, выводы второй группы выводов всех модулей первого столбца матрицы многопроцессорной системы соединены соответственно с первыми информационными выводами устройства, вторые информационные выводы которого соединены соответственно с выводами первой группы выводов всех модулей последнего столбца многопроцессорной системы.A multiprocessor computing system designed to solve a wide class of problems with high real performance, characterized in that it contains a matrix of modules of a multiprocessor system, each of which contains macroprocessors that perform large mathematical operations, multicontrollers of distributed memory that provide high-speed information exchange between main memory and macroprocessors and parallel-conveyor information processing, matrix switcher providing direct space connections between all components of the system, with each output of the first group of outputs of each module of the corresponding row of the matrix of the multiprocessor system connected to the corresponding output of the second group of outputs of each subsequent module of the same row, each output of the third group of outputs of each module of the corresponding column of the matrix of the multiprocessor system the fourth group of conclusions of the subsequent module of the same column, each output of the same group of conclusions of the first module in each the matrix of the multiprocessor system is connected to the corresponding output of the third group of outputs of the last module in each column of the matrix of the multiprocessor system, the outputs of the second group of outputs of all modules of the first column of the matrix of the multiprocessor system are connected respectively to the first information outputs of the device, the second information outputs of which are connected respectively to the conclusions of the first group of outputs all modules of the last column of the multiprocessor system.
RU2007102527/09A 2007-01-23 2007-01-23 MULTI-PROCESSOR COMPUTER SYSTEM RU2007102527A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2007102527/09A RU2007102527A (en) 2007-01-23 2007-01-23 MULTI-PROCESSOR COMPUTER SYSTEM

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2007102527/09A RU2007102527A (en) 2007-01-23 2007-01-23 MULTI-PROCESSOR COMPUTER SYSTEM

Publications (1)

Publication Number Publication Date
RU2007102527A true RU2007102527A (en) 2008-07-27

Family

ID=39810662

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2007102527/09A RU2007102527A (en) 2007-01-23 2007-01-23 MULTI-PROCESSOR COMPUTER SYSTEM

Country Status (1)

Country Link
RU (1) RU2007102527A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2502126C1 (en) * 2012-05-04 2013-12-20 Федеральное государственное автономное образовательное учреждение высшего профессионального образования Южный федеральный университет Multiprocessor computer system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2502126C1 (en) * 2012-05-04 2013-12-20 Федеральное государственное автономное образовательное учреждение высшего профессионального образования Южный федеральный университет Multiprocessor computer system

Similar Documents

Publication Publication Date Title
US10169298B1 (en) Native tensor processor, using outer product unit
CN103020002A (en) Reconfigurable multiprocessor system
Peccerillo et al. A survey on hardware accelerators: Taxonomy, trends, challenges, and perspectives
JP2744526B2 (en) Quasi-hexadecimal processor and method
JP6785738B2 (en) DRAM-based processing unit
TW200639635A (en) Memory device and method having multiple internal data buses and memory bank interleaving
CN100465876C (en) Matrix multiplier device based on single FPGA
CN103389967B (en) The device and method of a kind of matrix transposition based on SRAM
KR20070061538A (en) Interconnections in simd processor architectures
WO2008037975A3 (en) Matrix multiplication
RU2012118775A (en) MULTI-PROCESSOR COMPUTER SYSTEM
CN110059809B (en) Computing device and related product
CN112989268B (en) Memory operation-oriented fully-unfolded non-orthogonal wiring memory array design method
CN102760106A (en) PCI (peripheral component interconnect) academic data mining chip and operation method thereof
RU2007102527A (en) MULTI-PROCESSOR COMPUTER SYSTEM
AU2018256636A1 (en) Multi-processor computer architecture incorporating distributed multi-ported common memory modules
Waidyasooriya et al. FPGA implementation of heterogeneous multicore platform with SIMD/MIMD custom accelerators
ATE456096T1 (en) PARALLEL COMPUTER ARCHITECTURE FOR COMPUTING PARTICLE INTERACTION
CN112328536B (en) Inter-core structure of multi-core processor array and multi-core processor
CN111368250B (en) Data processing system, method and equipment based on Fourier transformation/inverse transformation
Bravo et al. Different proposals to matrix multiplication based on FPGAs
CN111078624B (en) Network-on-chip processing system and network-on-chip data processing method
CN111078623B (en) Network-on-chip processing system and network-on-chip data processing method
Tsai et al. A 1.0 TOPS/W 36-core neocortical computing processor with 2.3 tb/s Kautz NoC for universal visual recognition
CN111078625B (en) Network-on-chip processing system and network-on-chip data processing method

Legal Events

Date Code Title Description
FA92 Acknowledgement of application withdrawn (lack of supplementary materials submitted)

Effective date: 20080929