RU2006967C1

RU2006967C1 - Memory gate

Info

Publication number: RU2006967C1
Authority: RU
Inventors: С.С. Коршунов; Г.Б. Лопурко
Original assignee: Московский институт электронной техники
Priority date: 1991-03-13
Filing date: 1991-03-13
Publication date: 1994-01-30

Abstract

FIELD: computer engineering. SUBSTANCE: memory gate has five transistors 1, 2, 8, 9, 10, three resistors 3, 4, 7, two diodes 5, 8. EFFECT: increased functional capabilities. 3 dwg

Description

Изобретение относится к вычислительной технике, в частности к схемам многопортовой оперативной и сверхоперативной биполярной памяти в интегральном исполнении. The invention relates to computing, in particular to circuits of multiport operational and superoperative bipolar memory in integral design.

Цель изобретения - повышение быстродействия и помехоустойчивости и упрощение элемента. The purpose of the invention is improving speed and noise immunity and simplifying the element.

На фиг. 1 представлена электрическая схема предложенного элемента памяти (однопортового); на фиг. 2 - пример двухпортового элемента памяти (в общем случае элемент памяти может содержать несколько портов); на фиг. 3 - временная диаграмма работы элемента памяти во всех основных режимах его работы. In FIG. 1 is an electrical diagram of the proposed memory element (single-port); in FIG. 2 is an example of a two-port memory element (in the general case, a memory element may contain several ports); in FIG. 3 is a time diagram of the operation of the memory element in all the main modes of its operation.

Элемент памяти реализован на биполярных транзисторах n-p-n-структуры. Он содержит первый 1 и второй 2 запоминающие транзисторы, первый 3 и второй 4 нагрузочные резисторы, первый 5 и второй 6 фиксирующие диоды, третий 7 нагрузочный резистор, первый 8 и второй 9 транзисторы связи, транзистор 10 выборки, первую 11 и вторую 12 шины питания, второй 13 и первый 14 входы сигналов выборки, информационный вход-выход 15. The memory element is implemented on bipolar transistors of an n-p-n-structure. It contains the first 1 and second 2 storage transistors, the first 3 and second 4 load resistors, the first 5 and second 6 fixing diodes, the third 7 load resistor, the first 8 and second 9 transistors of communication, transistor 10 of the sample, the first 11 and second 12 power buses , second 13 and first 14 inputs of the sampling signals, information input-output 15.

Рассмотрим принцип работы одного порта элемента памяти. Let's consider the principle of operation of one port of a memory element.

В режиме хранения транзистор 10 не рекомендует ток выборки в триггер на транзисторах 1 и 2, разность потенциалов в котором обеспечивается протеканием тока, задаваемого от шины 12 питания через резистор 7. Шины 11, 12 питания могут быть общими для всего массива элементов памяти в накопителе (допускают произвольное объединение по строкам и столбцам в матрице, включая и одновременное объединение и по строкам, и по столбцам). При коммутации тока выборки элемент памяти может работать в трех основных режимах: режиме считывания, режиме записи "0", режиме записи "1". In the storage mode, transistor 10 does not recommend sampling current to the trigger on transistors 1 and 2, the potential difference in which is ensured by the flow of current set from the power bus 12 through the resistor 7. Power buses 11, 12 can be common to the entire array of memory elements in the drive ( allow arbitrary joining along rows and columns in a matrix, including simultaneous joining along both rows and columns). When switching the sample current, the memory element can operate in three main modes: read mode, write mode "0", write mode "1".

В режиме считывания на вход-выход 15 подается потенциал считывания U_сч. Соотношение потенциалов задается следующим:
U_сч < U_к ⁽¹⁾ , где U_к ⁽¹⁾ - потенциал логической "1" в триггере элемента памяти. При таком соотношении уровней ток выборки протекает либо через эмиттер транзистора 8, либо через эмиттер транзистора 1, коллектор которого подключен к базе транзистора 8, в зависимости от логического состояния элемента памяти. Если на базе транзистора 8 имеется потенциал логической "1", то ток выборки протекает через открытый транзистор 8, в противном случае через запоминающий транзистор 1, коллектор которого подключен к базе транзистора 8 связи, поддерживая током выборки логическое состояние элемента памяти.In the read mode, the read potential U _cf is supplied to the input-output 15. The potential ratio is set as follows:
U _cf <U _k ⁽¹⁾ , where U _k ⁽¹⁾ is the potential of the logical "1" in the trigger of a memory element. With this ratio of levels, the sampling current flows either through the emitter of transistor 8, or through the emitter of transistor 1, the collector of which is connected to the base of transistor 8, depending on the logical state of the memory element. If there is a logical “1” potential at the base of transistor 8, then the sampling current flows through an open transistor 8, otherwise through a storage transistor 1, the collector of which is connected to the base of the communication transistor 8, maintaining the logical state of the memory element by the sampling current.

В режиме записи "0" на вход-выход 15 подается потенциал записи "0". Соотношение потенциалов задается следующим:
U_зп ^(о) ≅U_к(¹⁾ - U_БК _нас, где U_БК _нас - напряжение на коллекторном переходе транзистора 8 связи в режиме насыщения с нулевым коллектором током. При этом, если на базе транзистора 8 в начальный момент времени был потенциал U_к ⁽¹⁾, то ток выборки протекает через базу насыщенного транзистора 8, понижая потенциал логической "1". Как только потенциал базы транзистора 8 опустится ниже потенциала U_к ^(о), происходит динамическое переключение тока в триггер через эмиттер транзистора 1, коллектор которого подключен к базе транзистора 8. В противном случае ток I_выб протекает через эмиттер транзистора 1, сохраняя логическое состояние элемента памяти. Таким образом, существенно уменьшается время насыщенной работы транзистора 8.In the recording mode “0”, the recording potential “0” is applied to the input-output 15. The potential ratio is set as follows:
U _zp ^(o) ≅U _k ( ¹⁾ - U _BC _us , where U _BC _us is the voltage at the collector junction of the communication transistor 8 in saturation mode with a zero current collector. Moreover, if the base of the transistor 8 at the initial time was the potential U _to ⁽¹⁾ , then the sampling current flows through the base of the saturated transistor 8, lowering the potential of the logical "1". As soon as the base potential of transistor 8 drops below the potential U _k ^(o) , the current is switched dynamically to the trigger through the emitter of transistor 1, the collector of which is connected to the base of transistor 8. Otherwise, the current I _select flows through the emitter of transistor 1, preserving the logical state of the element memory. Thus, the time of saturated operation of the transistor 8 is significantly reduced.

В режиме записи "1" на вход-выход 15 подается потенциал записи "1", величина которого определяется соотношением
U_зп ⁽¹⁾ > U_к ⁽¹⁾, тогда ток I_выб коммутируется в транзистор 9, устанавливая на коллекторе этого транзистора потенциал U_к ^(о), что соответствует единичному состоянию триггера элемента памяти. Таким образом, вход-выход 15 является универсальным одношинным портом записи считывания. Универсальность элемента памяти достигается тем, что каждый порт позволяет проводить как запись, так и считывание информации, используя только одну шину управления портом.In the recording mode "1" to the input-output 15 is fed to the recording potential "1", the value of which is determined by the ratio
U _Зп ⁽¹⁾ > U _к ⁽¹⁾ , then the current I _{select is} switched to the transistor 9, setting the potential U _к ^(о) on the collector of this transistor, which corresponds to the single state of the trigger of the memory element. Thus, input-output 15 is a universal single-bus read write port. The versatility of the memory element is achieved by the fact that each port allows both writing and reading information using only one port control bus.

Технико-экономическая эффективность использования заявляемого элемента памяти подтверждается его моделированием на ЭВМ, которое показало значительное повышение быстродействия (время записи уменьшилось примерно в 5 раз) при улучшении помехоустойчивости и уменьшении числа управляющих шин, а также моделированием на его основе электрической схемы восьмипортового ОЗУ статического типа и моделированием ее на ЭВМ, которое показало, что количество управляющих шин в заявляемом элементе памяти меньше и соответственно уменьшается число формирователей по строкам или столбцам накопителя, площадь элемента памяти сокращается на 15% . (56) Валиев К. А. , Орликовский А. А. Полупроводниковые интегральные схемы памяти на биполярных транзисторных структурах. М. : Советское радио, с. 95, рис. 4.12а. The technical and economic efficiency of using the inventive memory element is confirmed by its computer simulation, which showed a significant increase in speed (recording time decreased by about 5 times) while improving noise immunity and reducing the number of control buses, as well as modeling on its basis an eight-port RAM static circuit type and modeling it on a computer, which showed that the number of control buses in the inventive memory element is less and the number of forms is correspondingly reduced rovateley by rows or columns drive, the memory cell area is reduced by 15%. (56) Valiev K.A., Orlikovsky A.A. Semiconductor integrated circuit memory on bipolar transistor structures. M.: Soviet radio, p. 95, fig. 4.12a.

Claims

MEMORY ELEMENT, containing the first and second storage n - p - n-transistors, the emitters of which are combined, and the collectors are connected to the first terminals of the first and second load resistors connected to the bases of the second and first storage n - p - n-transistors, respectively, the second conclusions load resistors are connected to the first power bus, the first and second n - p - n-transistors of communication and n - p - n-transistor of sampling, the base and emitter of which are respectively the first and second inputs of the sample signals of the element, and the collector is connected to em tters of the first and second n - p - n-transistors, the base of the first n - p - n-transistor is connected to the collector of the first storage n - p - n-transistor, and the collector of the first n - p - n-transistor is an information input -output of an element, characterized in that, in order to increase the speed and noise immunity and simplify the element, it contains fixing diodes, the collector of the second n - p - n-transistor is connected to the base of the first storage n - p - n-transistor, which contains an additional emitter connected to the collector a shout of an n - p - n transistor, the base of the second n - p - n transistor is connected to the information input / output of the element, the anodes of the fixing diodes are connected to the first power bus, and the cathodes are connected to the bases of the second and first memory n - p, respectively - n-transistors, and a third load resistor, the terminals of which are connected respectively to the emitter of the second storage n - p - n-transistor and the second power bus.