RU2006116104A - Способ и декорирующее устройство исправления двух ошибок в принимаемом коде - Google Patents

Claims (6)

1. Способ определения местоположения двух ошибок в циклическом коде, основанный на свойстве делимости циклического кода без остатка на порождающий многочлен, состоящем из информационного многочлена А(х) и многочлена ошибок Е(х), содержащем m проверочных бит, полученных с помощью порождающего неприводимого многочлена g(x) и (n-m) информационных символов, у которого адреса ошибочных символов определяются с помощью многочлена r(х) по проверочной матрице Н(х), причем, r(х) представляет собой остаток от деления кодового циклического многочлена F(x)=A(x)+E(x) на неприводимый многочлен g(x), отличающийся тем, что вместе с многочленом А(х) передают дополнительно контрольные биты b(х), получающиеся как результат деления многочлена с(х), содержащего (n-m) информационных бит многочлена А(х), на неприводимый многочлен g₁(x)≠g(x), которые при декодировании принятого циклического кода используют для формирования дополнительного многочлена F₁(x), который содержит (m-n) информационных бит многочлена А(х) и многочлен ошибок Е(х)=хⁱ+x^j, позволяющий получить дополнительный многочлен r₁(х) как остаток от деления многочлена F₁(x) на многочлен g₁(x), затем циклически сдвигают многочлены r(х) и r₁(x) s раз, после каждого сдвига определяют многочлены и

как результат сложения по модулю два каждого из многочленов r(х) и r₁(x) с

, 0≤i₀≤m-1 (i₀ - фиксированная константа), далее определяют в матрицах Н(х) и Н₁(х) номера столбцов (j₀+s) и (j+s), соответствующие многочленам и

, когда значения степеней многочленов (j₀+s)=(j+s)=j₁, то определяют степени многочлена ошибок i и j из выражений i=i₀-s и j=j₀=j₁+s.

2. Способ определения местоположения двух ошибок в циклическом коде по п.1, отличающийся тем, что дополнительные контрольные символы b(х) передают перед информационной частью многочлена А(х).

3. Способ определения местоположения двух ошибок в циклическом коде по п.1, отличающийся тем, что дополнительные контрольные символы b(х) передают после проверочных символов кодового многочлена А(х).

4. Способ определения местоположения двух ошибок в циклическом коде по любому из пп.1-3, отличающийся тем, что после получения многочленов r(x) и r₁(х) определяют местоположение ошибочных одиночных бит вида Е(х)=хⁱ, а именно при r(х)=0 ошибочный символ определяют, исходя из выражения Е(х)=r₁(x)=х¹, при r₁(х)=0 ошибочный символ определяют, исходя из выражения Е(х)=r(x)=хⁱ, при r(х)≠0 и r₁(х)≠0 показатель степени i многочлена ошибок Е(х) определяют как номер столбцов в матрицах Н(х) и H₁(x), многочлены которых αⁱ(х) и α^j(х) равны, соответственно, многочленам r(х) и r₁(х).

5. Способ определения местоположения двух ошибок в циклическом коде по любому пп.1-3, отличающийся тем, что после определения многочленов r(х) и r₁(x), в которые подставляют столбцы α и α₁ матриц Н(х) и Н₁(х) соответственно, определяют местоположение двух ошибок, одна из которых находится в проверочных символах, а именно вычисляют номера столбцов матриц из многочленов r(α)=αⁱ и

, умножают эти многочлены на х^s, что соответствует сдвигу многочленов на s позиций, добиваясь выполнения условия

, далее определяют положение первого ошибочного бита j из выражения j₁=j+s, а положение второго ошибочного бита i определяют из выражения i+s=0.

6. Декодирующее устройство, содержащее последовательно соединенные запоминающий регистр и блок исправления ошибок, выход которого является выходом устройства, а также первый регистр порождающего многочлена и блок определения ошибок, выход которого соединен со вторым входом блока исправления ошибок, при этом первый вход запоминающего регистра является входом устройства, отличающийся тем, что введены блок переключения, состоящий из первой и второй схемы «И», первый и второй сумматоры по модулю два, выходы которых соединены с входами первого и второго дешифраторов соответственно, последовательно соединенные программируемая логическая матрица (ПЛМ) и процессор, седьмой выход которого соединен с входом инвертора и управляющим входом ПЛМ, а также второй регистр порождающего многочлена, выход которого соединен с первым входом второго дешифратора, второй вход которого соединен со вторым входом первого дешифратора и выходом инвертора, при этом выход первого дешифратора соединен с первыми входами блока сравнения и ПЛМ, выход второго дешифратора соединен со вторыми входами ПЛМ и блока сравнения, выход которого соединен с соответствующим входом блока определения ошибок, кроме того, первый выход процессора соединен с управляющим входом второго регистра порождающего многочлена, управляющий вход первого регистра порождающего многочлена подсоединен ко второму выходу процессора, третий выход которого соединен с соответствующим входом блока определения ошибок, второй вход запоминающего регистра подсоединен к четвертому выходу процессора, пятый выход которого соединен со вторым входом второй схемы «И», второй вход первой схемы «И» подсоединен к шестому выходу процессора, при этом первые входы первой и второй схемы «И» соединены с первым входом запоминающего регистра, выходы первой и второй схемы «И» соединены с входами первого и второго регистра порождающего многочлена соответственно, причем выход первого регистра порождающего многочлена соединен с первым входом первого дешифратора.