RU2004036C1 - Гибридна интегральна СВЧ- и КВЧ-схема - Google Patents
Гибридна интегральна СВЧ- и КВЧ-схемаInfo
- Publication number
- RU2004036C1 RU2004036C1 SU914930780A SU4930780A RU2004036C1 RU 2004036 C1 RU2004036 C1 RU 2004036C1 SU 914930780 A SU914930780 A SU 914930780A SU 4930780 A SU4930780 A SU 4930780A RU 2004036 C1 RU2004036 C1 RU 2004036C1
- Authority
- RU
- Russia
- Prior art keywords
- board
- metallization
- crystal
- semiconductor device
- topological
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
Изобретение относитс к электронной технике и обеспечивает улучшение электрических и массогабаритных характеристик, а также улучшение ус- ловий теплоотвода, что достигаетс тем, что посадочна площадка расположена в углублении, выполненном на лицевой поверхности платы, при этом глубина углублени обеспечивает расположение поверхностей контактных площадок кристалла полупроводникового прибора в одной плоскости с поверхностью топологического рисунка металлизации платы, а рассто ние между боковой поверхностью углублени в плате и кристаллом полупроводникового прибора составл ет 1-150 мкм. 2 ид
Description
Ы
О
о ь.
S
о
п
Изобретение относитс к электронной технике, в частности к гибридным интегральным схемам СВЧ- и КВЧ-диапазонов.
Известна гибридна СВЧ-схема широкодиапазонных генератора и усилител на сосредоточенных элементах с использованием кристаллов активных полупроводниковых элементов, например кристаллов полевых и бипол рных транзисторов, варакторных диодов и миниатюрных конденсаторов . С целью получени максимального диапазона усилени и генерации размеры элементов выбраны минимально возможными, а дл улучшени теплоотвода размещены на медной пластине, при этом в генераторе бипол рный транзистор и ва- ракторные диоды отвод т тепло через бе- риллиевую керамику, Выход СВЧ-мощиости осуществл етс с помощью 50-омной мик- рополосковой линии, выполненной по интегральной технологии 1.
Недостатками данной конструкции вл ютс ее низкие электрические и массога- баритные характеристики, сложность и трудоемкость, низка повтор емость электрических параметров, так как они завис т от качества пайки большого числа элементов схемы, и из-за большого разброса по высоте различных элементов, которые соедин ютс золотыми проволочками различной длины , представл ющими собой паразитные индуктивности СВЧ-схемы.
Наиболее близким техническим решением вл етс гибридна интегральна схема СВЧ, в которой жестка диэлектрическа плата имеет топологический рисунок металлизации на лицевой стороне и экранную заземл ющую металлизацию на обратной стороне, На лицевой стороне платы в составе технологического рисунка металлизации выполнен пленочный многослойный конденсатор , на верхней обкладке которого ус- тановлен кристалл активного бескорпусного полупроводникового прибора , в данном случае монолитной интегральной схемы- СВЧ-диапазона, а нижн обкладка конденсатора соединена через металлизированные отверсти , заполненные электропровод щим материалом, с экранной металлизацией на обратной стороне платы 2.
Недостатками данной конструкции вл ютс длинные проводники, соедин ющие контактные площадки кристалла активного полупроводникового прибора с топологическим рисунком металлизации, что ухудшает электрические характеристики схемы, а также больша высота схемы, св занна с установкой монолитной интегральной схемы на
конденсатор, расположенный на поверхности платы.
Цель изобретени -улучшение электрических и массогабаритных характеристик
гибридной интегральной схемы.
Цель достигаетс тем, что в гибридной интегральной СВЧ- и КВЧ-схеме, содержащей диэлектрическую плату, имеющую топологический рисунок металлизации на
лицевой стороне и экранную заземл ющую металлизацию на обратной стороне, конденсатор , расположенный и закрепленный на посадочной площадке в составе топологического рисунка металлизации, кристалл
бескорпусного полупроводникового прибора , расположенный на конденсаторе и закрепленный на верхней обкладке св зующим электропровод щим веществом , проводники, соедин ющие контактные
площадки кристалла полупроводникового прибора с топологическим рисунком металлизации платы, металлизированные отверсти , заполненные электро- и теило провод щим веществом, соедин ющие посадочную площадку в составе топологического рисунка металлизации платы с экранной заземл ющей металлизацией, металлическое тепло про вод щее основание, соединенное с платой, посадочна площадка расположена в углублении, выполненном на лицевой поверхности платы, при этом глубина углублени обеспечивает расположение поверхностей контактных площадок кристалла полупроводникового прибора в
одной плоскости с поверхностью топологического рисунка металлизации платы, а рассто ние между боковой поверхностью углублени в плате и кристаллом полупроводникового прибора составл ет 1-150
мкм.
Расположение посадочной площадки в углублении, выполненном на лицевой поверхности платы, глубиной, при которой поверхности контактных площадок кристалла
полупроводникового прибора расположены в одной плоскости с поверхностью топологического рисунка металлизации, во-первых , обеспечивает сокращение длины соединительных проводников и уменьшение длины металлизированных отверстий, что приводит к улучшению электрических характеристик, во-вторых, уменьшает высоту и вес схемы, что улучшает массогабарит- ные характеристики, в-третьих, уменьшает
толщину платы под тепловыдел ющим кристаллом полупроводникового прибора, что улучшает услови теплоотвода.
Рассто ние между боковой поверхностью углублени в плате и кристаллами конденсатора и активного полупроводникового
прибора менее 10 мкм ограничено шероховатостью поверхности кристаллов и стенок углублени , а более 150 мкм приводит к увеличению длины соединительных проводников , а следовательно, к ухудшению электрических характеристик.
На фиг. 1 представлена предлагаема гибридна интегральна СВЧ-схема, в разрезе , где 1 - тверда диэлектрическа подложка (плата), 2 - топологический рисунок металлизации, 3 - экранна заземл юща металлизаци , 4 - конденсатор, 5 - посадочна площадка в составе топологического ри- сунка металлизации, G - кристалл бескорпусного полупроводникового прибора , 7 - св зующее электропровод щее вещество , 8 - контактные площадки полупроводниковою прибора, 9 - соединительные проводники,10 - металлизирован- ные отверсти , 11 - электро- и теплопровод а ее вещество, 12 - металлическое теплопровод щее основание.
На фиг.2 изображена гибридна интегральна СВЧ-схема с пленочным конденсатором .
Пример. Гибридна интегральна СВЧ-схема содержит твердую диэлектрическую плату 1, выполненную, например, из гюликора толщиной 0,5 или 1 мм, имеющую топологический рисунок металлизации 2 на лицевой стороне и экранную заземл ющую металлизацию 3 на обратной стороне. Структура металлизации может быть, например , Ti толщиной, обеспечивающей сопротивление пленки (100 Ом/см2}, - Pd (0,2 мкм) - Аи (3 мкм) пли Сг (100 Ом/см2) - Си напыленна (1 мкм) - Си гальваническа (3 мкм)- N1 гальванический (0,6 мкм)-Аи гальваническое (3 мкм). Конденсатор 4, например , ТС7.088.005-20 (ТСО.707.001 ТУ) толщиной 0,15 мм расположен и закреплен электропровод щим са зующим веществом , например припоем эвтектического состава Аи - Si или Аи - Ge или клеем ЭЧЭ--С (НУО.028.052 ТУ).На лицевой поверхности платы выполнено углубление и посадочна площадка 5 расположена в нем. Кристалл 6 бескорпусного полупроводникового прибора , например транзистора 2Т648А-5 (Аа.0239.2б6ТУ/Д1), толщиной 50 мкм или транзистора ЗП6045-5 толщиной 150 мкм, расположен на конденсаторе 4 и закреплен на его верхней обкладке при помощи св зующего электропроводного вещества 7, например припо электрического состава Аи - 31 (или Аи - Ge) или кле ЭЧЭ-С. Глубина углублени в плате выбрана такой, что при размещении в нем конденсатора с транзистором на его верхней обкладке поверхность кристалла транзистора находитс в
одной плоскости с топологическим рисунком металлизации 2, лицевой поверхностью платы, т.е. в случае транзистора 2Т648А-5 0,315 мм, а в случае транзистора ЗП604Б-5 5 0,415 мм. Проводники 9, соедин ющие контактные площадки 8 кристалла 6 полупроводникового прибора с топологическим рисунком металлизации 2 платы выполнены , например, из золотой проволоки 030
0 мкм. Металлизированные отверсти 10 выполнены , например, диаметром 50-300 мкм (металлизаци отверстий может быть выполнена химическим никелированием или меднением с предварительной активацией
5 поверхности отверстий SnCte + PdClz, а затем гальваническим наращиванием N1 или Си с последующим золочением доведена до толщины 3-8 мкм. Заполненные электро- и теплопровод щим веществом 11, например
0 припоем П425А (65% Zn,15% Си, 20% Аи) ГТ0.045.937ТУ, отверсти в дне углублени соедин ют посадочную площадку 5 в составе топологического рисунка металлизации 2 с экранной заземл ющей металлизацией 3
5 .платы 1. Плата закреплена на металлическом теплопровод щем основании 12, выполненном , например, из сплава МД-50, при помощи св зующего электро- и тепло- провод щего вещества 11, например Аи 0 Ge.
Устройство в качестве генератора работает следующим образом.
В соответствии с электрической схемой, представленной в 1, питающие напр же5 ни к выводам транзистора и варакторного диода подают через блокировочные конденсаторы емкостью 10 лФ. Малость размеров блокировочных конденсаторов А/4 позвол ет считать их сосредоточенными, что
0 обеспечивает возможность создани широкодиапазонных фильтров питани и соответственно получение наилучших электрических характеристик генераторов. Индуктивности вводов питани могут быть
5 выполнены в виде меандровых высокоом- ных микрополосковых линий, выполненных ло тонкопленочной (интегральной) технологии , изготавливаемых е едином процессе с созданием топологического рисунка метал0 лизации платы. Коллектор (нижн поверхность кристалла) бипол рного транзистора 2Т648А-5 посажен непосредственно на верхнюю обкладку кристалла конденсатора. Выход СВЧ-энергии осуществл етс с змит5 тера бипол рного транзистора, который расположен на верхней обкладке конденсатора , что позвол ет сделать длину золотой проволоки между выводом эмиттера и выходной 50-омной микрополосковой линией
минимально короткой. Генераторный контур , расположенный в базовой цепи бипол рного транзистора, состоит из варакторного диода, разделительного кон - денсатора (дл подачи питани на варзктор- ный диод) и индуктивности, соедин ющей базовый вывод транзистора с варакторным диодом, Минимальное число элементов генераторного контура позвол ет обеспечить минимум паразитного вли ни на параметры контура и соответственно получить опти- мальные характеристики самого генератора. Варакторный диод размещен в углублении платы на верхней обкладке кристалла конденсатора так же, как и бипол рный транзистор.
Предложенна конструкци обеспечивает по сравнению с прототипом улучшение электрических характеристик за счет укорочени соединительных проводников,соедин ющих контактные площадки активного полупроводникового прибора с технологическим рисунком металлизации платы. Улуч0
5
0
шение массогабаритных характеристик обеспечиваетс за счет сокращени веса платы и уменьшени высоты схемы, за счет размещени конденсатора с полупроводниковым прибором в объеме подложки, а также возможности более близкого расположени проводников топологического рисунка металлизации к кристаллу полупроводникового прибора.
Применение предложенного технического решени улучшит электрические характеристики схемы, в особенности при работе в верхней части СВЧ- и КВЧ-диапа- зонов, массогабаритные характеристики, услови теплоотвода от полупроводникового прибора. Кроме того, уменьшение длины соединительных проводников со- -кратит расход драгметаллов в случае их применени .
(56) 1. Microwaves, July, 1978, p.45-53. Building an Osciilalor Lump Zt and Like It 2. Microwaves, 1987, N 12. p.103-113.
Claims (1)
- Формула изобретениГИБРИДНАЯ ИНТЕГРАЛЬНАЯ СВЧ- И КВЧ-СХЕМА, содержаща твердую диэлектрическую плату с топологическим рисунком металлизации на лицевой стороне и экранную заземл ющую металлизацию на обратной стороне платы, конденсатор, расположенный и закрепленный на посадочной площадке в составе топологического рисунка металлизации, кристалл бескорпусного полупроводникового прибора, расположенный на конденсаторе и закрепленный на верхней обкладке св зующим электропровод щим веществом, проводники, соедин ющие контактные площадки кристалла полупроводникового прибора с топологическим рисунком металлизации платы, металлизированные отГверсти , заполненные электро- и теплопровод щим веществом, соедин ющие посадочную площадку с экранной заземл ющейметаллизацией ,и металлическое теплопровод щее основание , соединенное с платой, отличающа с тем, ч го, с целью улучшени электрических и массогабаритных характеристик и улучшени условий теплоотвода, посадочна площадка расположена о углублении, выполненном на лицевой поверхности платы, поверхности контактных площадок кристалла полупроводникового прибора и поверхности топологического рисунка металлизации платы расположены в одной плоскости, а рассто ние между боковой поверхностью углублени в плате и кристаллом полупроводникового прибора со- ставл ет 1-150 мкм.9Фигff/86 ХУ K I &
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU914930780A RU2004036C1 (ru) | 1991-04-25 | 1991-04-25 | Гибридна интегральна СВЧ- и КВЧ-схема |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU914930780A RU2004036C1 (ru) | 1991-04-25 | 1991-04-25 | Гибридна интегральна СВЧ- и КВЧ-схема |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2004036C1 true RU2004036C1 (ru) | 1993-11-30 |
Family
ID=21571553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU914930780A RU2004036C1 (ru) | 1991-04-25 | 1991-04-25 | Гибридна интегральна СВЧ- и КВЧ-схема |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2004036C1 (ru) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998015977A1 (fr) * | 1996-10-10 | 1998-04-16 | Samsung Electronics Co., Ltd. | Circuit integre hybride, de grande puissance et a frequences micro-ondes |
| WO1998015981A1 (fr) * | 1996-10-10 | 1998-04-16 | Samsung Electronics Co., Ltd. | Circuit integre hybride et a frequence micro-ondes |
| WO1998015980A1 (fr) * | 1996-10-10 | 1998-04-16 | Samsung Electronics Co., Ltd. | Circuit integre hybride et de grande puissance |
| WO1998025306A1 (fr) * | 1996-12-04 | 1998-06-11 | Samsung Electronics Co., Ltd. | Circuit integre hybride hyperfrequence et de grande puissance |
-
1991
- 1991-04-25 RU SU914930780A patent/RU2004036C1/ru active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998015977A1 (fr) * | 1996-10-10 | 1998-04-16 | Samsung Electronics Co., Ltd. | Circuit integre hybride, de grande puissance et a frequences micro-ondes |
| WO1998015981A1 (fr) * | 1996-10-10 | 1998-04-16 | Samsung Electronics Co., Ltd. | Circuit integre hybride et a frequence micro-ondes |
| WO1998015980A1 (fr) * | 1996-10-10 | 1998-04-16 | Samsung Electronics Co., Ltd. | Circuit integre hybride et de grande puissance |
| WO1998025306A1 (fr) * | 1996-12-04 | 1998-06-11 | Samsung Electronics Co., Ltd. | Circuit integre hybride hyperfrequence et de grande puissance |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100367936B1 (ko) | 적층체를구비한고주파집적회로장치 | |
| US7268426B2 (en) | High-frequency chip packages | |
| JP3941911B2 (ja) | 集積ｒｆ性能を備えたマルチチップモジュール | |
| US6635958B2 (en) | Surface mount ceramic package | |
| JP3347145B2 (ja) | マイクロ波ハイブリッド集積回路 | |
| US7916493B2 (en) | Power semiconductor module | |
| EP0391057A2 (en) | Thermal shunt for electronic circuits | |
| JP3235452B2 (ja) | 高周波集積回路装置 | |
| US11688673B2 (en) | Integrated passive device (IPD) components and a package and processes implementing the same | |
| US11910519B2 (en) | Integrated circuit / printed circuit board assembly and method of manufacture | |
| US6115255A (en) | Hybrid high-power integrated circuit | |
| JPH11191603A (ja) | 半導体集積回路装置およびその製造方法 | |
| US9728868B1 (en) | Apparatus having self healing liquid phase power connects and method thereof | |
| US20200006187A1 (en) | Heat Dissipation Device, Semiconductor Packaging System and Method of Manufacturing Thereof | |
| EP1065719A2 (en) | Power semiconductor mounting package containing ball grid array | |
| RU2004036C1 (ru) | Гибридна интегральна СВЧ- и КВЧ-схема | |
| RU2298255C1 (ru) | Мощная гибридная интегральная схема свч-диапазона | |
| JPS5568661A (en) | Structure for mounting power transistor | |
| CN116093033A (zh) | 一种GaN半桥功率模块集成封装结构及其封装方法 | |
| JPH0563454A (ja) | 半導体装置 | |
| JP2004214460A (ja) | 半導体装置 | |
| JPH04137756A (ja) | 混成集積回路 | |
| US20230197698A1 (en) | Multi-typed integrated passive device (ipd) components and devices and processes implementing the same | |
| RU2302056C1 (ru) | Гибридная интегральная схема свч-диапазона | |
| JP2003229521A (ja) | 半導体モジュール及びその製造方法 |