Claims (1)
Радиоприемное устройство когерентной РЛС с оптимальной фильтрацией сигнала, содержащее первый аналого-цифровой преобразователь, первый и второй смесители частот, первый N-разрядный накапливающий сумматор, первый и второй компараторы напряжения, отличающийся тем, что в первый канал приема входит устройство квадратурного фазового детектирования А1 и устройство предварительной обработки A3, при этом устройство квадратурного фазового детектирования А1 первого канала содержит сумматор, блок усилителей с временной автоматической регулировкой усиления, первый и второй смесители частот, первый и второй операционные усилители, первый и второй компараторы напряжений, первый и второй фильтры низких частот, первый и второй интеграторы, первую и вторую схемы контроля, схему формирования сигнала исправности, в свою очередь устройство предварительной обработки A3 первого канала состоит из первого и второго аналого-цифрового преобразователя, первого и второго цифроаналоговых преобразователей, устройства цифрового гетеродинирования, постоянного запоминающего устройства устройства цифрового гетеродинирования, первого и второго реверсивных счетчиков, первого и второго накапливающих N-разрядных сумматоров, первого и второго мультиплексоров, формирователя адреса записи, первого и второго оперативных запоминающих устройств через-периодной обработки, формирователя адреса чтения, первого и второго оптимальных фильтров, формирователя опорных сигналов, первой и второй микросхем FiFo "первый вошел, первый вышел", устройства управления, первого и второго коммутаторов, при этом второй канал приема содержит устройство квадратурного фазового детектирования А2 и устройство предварительной обработки А4, которые схемно-конструктивно выполнены аналогично устройству квадратурного фазового детектирования А1 первого канала и устройству предварительной обработки A3 первого канала, а также в него включены первый и второй дешифраторы, кварцевый генератор, преобразователь уровня, делитель частоты, полосовой фильтр, дифференцирующая цепочка, интегрирующая цепочка, первый и второй резонансные усилители, третий и четвертый мультиплексоры и синхронизатор сигналов, при этом вход приемника по первому каналу соединен с первым входом устройства квадратурного фазового детектирования А1 первого канала, первый выход устройства квадратурного фазового детектирования А1 первого канала соединен со вторым входом устройства предварительной обработки A3 первого канала, первый выход устройства предварительной обработки A3 первого канала соединен с первым входом третьего мультиплексора, выход третьего мультиплексора соединен с разъемом выходного сигнала реальной составляющей, разъем входного опорного сигнала соединен с входом делителя частоты и входом преобразователя уровня, выход делителя частоты соединен с входом полосового фильтра, выход полосового фильтра соединен с входом дифференцирующей цепочки и входом интегрирующей цепочки, выход дифференцирующей цепочки соединен с входом первого резонансного усилителя, первый выход резонансного усилителя соединен со вторым входом устройства квадратурного фазового детектирования А1 первого канала, второй выход первого резонансного усилития соединен со вторым входом устройства квадратурного фазового детектирования А2 второго канала, выход интегрирующей цепочки соединен с входом второго резонансного усилителя, первый выход второго резонансного усилителя соединен с третьим входом устройства квадратурного фазового детектирования А1 первого канала, второй выход второго резонансного усилителя соединен с третьим входом устройства квадратурного фазового детектирования А2 второго канала, первый выход устройства квадратурного фазового детектирования А2 второго канала соединен со вторым входом устройства предварительной обработки А4 второго канала, первый выход устройства предварительной обработки А4 второго канала соединен со вторым входом четвертого мультиплексора, выход четвертого мультиплексора соединен с разъемом выходного сигнала мнимой составляющей, первый выход синхронизатора сигналов соединен с входом кварцевого генератора, первый выход кварцевого генератора соединен с четвертым входом устройства квадратурного фазового детектирования А1 первого канала, второй выход кварцевого генератора соединен с четвертым входом устройства квадратурного фазового детектирования А2 второго канала, второй выход синхронизатора сигналов соединен с входом первого дешифратора, выход первого дешифратора соединен с пятым входом устройства квадратурного фазового детектирования А1 первого канала, третий выход синхронизатора сигналов соединен с входом второго дешифратора, выход второго дешифратора соединен с пятым входом устройства квадратурного фазового детектирования А2 второго канала, выход преобразователя уровня соединен с первым входом синхронизатора сигналов, второй выход устройства квадратурного фазового детектирования А2 второго канала соединен с третьим входом синхронизатора сигналов, третий выход устройства квадратурного фазового детектирования А2 второго канала соединен с третьим входом устройства предварительной обработки А4 второго канала, второй выход устройства квадратурного фазового детектирования А1 первого канала соединен со вторым входом синхронизатора сигналов, третий выход устройства квадратурного фазового детектирования А1 первого канала соединен с третьим входом устройства предварительной обработки A3 первого канала, пятый выход синхронизатора сигналов соединен с четвертым входом устройства предварительной обработки А4 второго канала, шестой выход синхронизатора сигналов соединен с пятым входом устройства предварительной обработки А4 второго канала, седьмой выход синхронизатора сигналов соединен с шестым входом устройства предварительной обработки А4 второго канала, восьмой выход синхронизатора сигналов соединен с седьмым входом устройства предварительной обработки А4 второго канала, девятый выход синхронизатора сигналов соединен с восьмым входом устройства предварительной обработки А4 второго канала, десятый выход синхронизатора сигналов соединен с девятым входом устройства предварительной обработки А4 второго канала, одиннадцатый выход синхронизатора сигналов соединен с контактом импульса для формирования строба перестройки антенны, двенадцатый выход синхронизатора сигналов соединен с контактом сигнала запуска оконечной ступени передатчика, тринадцатый выход синхронизатора сигналов соединен с контактом сигнала определяющего длительность импульса запуска передатчика, четырнадцатый выход синхронизатора сигналов соединен с контактом сигнала определяющего фазу импульса запуска передатчика, пятнадцатый выход синхронизатора сигналов соединен с контактом сигнала импульса бланкирования приемника, шестнадцатый выход синхронизатора сигналов соединен с контактом импульса сопровождающего основной сигнал, семнадцатый выход синхронизатора сигналов соединен с контактом импульса начала передачи, восемнадцатый выход синхронизатора сигналов соединен с десятым входом устройства предварительной обработки А4 второго канала, девятнадцатый выход синхронизатора сигналов соединен с третьим входом третьего мультиплексора и третьим входом четвертого мультиплексора, двадцатый выход синхронизатора сигналов соединен с четвертым входом устройства предварительной обработки A3 первого канала, двадцать первый выход синхронизатора сигналов соединен с пятым входом устройства предварительной обработки A3 первого канала, двадцать второй выход синхронизатора сигналов соединен с шестым входом устройства предварительной обработки A3 первого канала, двадцать третий выход синхронизатора сигналов соединен с седьмым входом устройства предварительной обработки A3 первого канала, двадцать четвертый выход синхронизатора сигналов соединен с восьмым входом устройства предварительной обработки A3 первого канала, двадцать пятый выход синхронизатора сигналов соединен с девятым входом устройства предварительной обработки A3 первого канала, двадцать шестой выход синхронизатора сигналов соединен с десятым входом устройства предварительной обработки A3 первого канала, разъем магистрали параллельной информации соединен с первым и одиннадцатым входами устройства предварительной обработки A3 первого канала, с первым и одиннадцатым входами устройства предварительной обработки А4 второго канала, и с четвертым выходом синхронизатора сигналов, второй выход устройства предварительной обработки A3 первого канала соединен с первым входом четвертого мультиплексора, второй выход устройства предварительной обработки А4 второго канала соединен со вторым входом третьего мультиплексора, в устройстве квадратурного фазового детектирования А1 первого канала первый вход соединен с первым входом сумматора, выход сумматора соединен с первым входом блока усилителей с временной автоматической регулировкой усиления, выход блока усилителей с временной автоматической регулировкой усиления соединен с первым входом первого смесителя частот и с первым входом второго смесителя частот, выход первого смесителя частот соединен с первым входом первого операционного усилителя, выход первого операционного усилителя соединен с входом первого фильтра низких частот, выход первого фильтра низких частот соединен с первым выходом устройства квадратурного фазового детектирования А1 первого канала, с входом первой схемы контроля и с входом первого интегратора, выход первого интегратора соединен с входом первого компаратора напряжений, выход первого компаратора напряжений соединен со вторым входом первого операционного усилителя, выход второго смесителя частот соединен с первым входом второго операционного усилителя, выход второго операционного усилителя соединен с входом второго фильтра низких частот, выход фильтра низких частот соединен с третьим выходом устройства квадратурного фазового детектирования А1 первого канала, с входом второй схемы контроля и со входом второго интегратора, выход второго интегратора соединен с входом второго компаратора напряжений, выход второго компаратора напряжений соединен со вторым входом второго операционного усилителя, выход первой схемы контроля соединен с первым входом схемы формирования сигнала исправности, выход второй схемы контроля соединен со вторым входом схемы формирования сигнала исправности, выход схемы формирования сигнала исправности соединен со вторым выходом устройства квадратурного фазового детектирования А1 первого канала, четвертый вход устройства квадратурного фазового детектирования А1 первого канала соединен со вторым входом сумматора, второй вход устройства квадратурного фазового детектирования А1 первого канала соединен со вторым входом первого смесителя частот, третий вход устройства квадратурного фазового детектирования А1 первого канала соединен со вторым входом второго смесителя частот, пятый вход устройства квадратурного фазового детектирования А1 первого канала соединен со вторым входом блока усилителей с временной автоматической регулировкой усиления, разъем входного сигнала второго канала соединен с первым входом устройства квадратурного фазового детектирования А2 второго канала, первый вход устройства предварительной обработки A3 первого канала соединен с третьим входом первого мультиплексора, второй вход устройства предварительной обработки A3 первого канала соединен со вторым входом первого аналого-цифрового преобразователя, выход первого аналого-цифрового преобразователя соединен с пятым входом устройства цифрового гетеродинирования, первый выход устройства цифрового гетеродинирования соединен с первым входом первого N-разрядного накапливающего сумматора, первый выход первого N-разрядного накапливающего сумматора соединен с первым входом первого мультиплексора, выход первого мультиплексора соединен с первым входом оперативного запоминающего устройства через-периодной обработки и со вторым входом первого коммутатора, выход первого оперативного запоминающего устройства через-периодной обработки соединен с первым входом оптимального фильтра, выход первого оптимального фильтра соединен с первым входом первой микросхемы FiFo, выход первой микросхемы FiFo соединен с первым входом первого коммутатора напряжений, выход первого коммутатора напряжений соединен с первым выходом устройства предварительной обработки A3 первого канала, третий вход устройства предварительной обработки A3 первого канала соединен с первым входом второго аналого-цифрового преобразователя, выход второго аналого-цифрового преобразователя соединен со вторым входом устройства цифрового гетеродинирования, второй выход устройства цифрового гетеродинирования соединен с первым входом второго N-разрядного накапливающего сумматора, первый выход второго N-разрядного накапливающего сумматора соединен с первым входом второго мультиплексора, выход второго мультиплексора соединен с первым входом второго оперативного запоминающего устройства через-периодной обработки и со вторым входом второго коммутатора, выход второго оперативного запоминающего устройства через-периодной обработки соединен с первым входом второго оптимального фильтра, выход второго оптимального фильтра соединен с первым входом второй микросхемы FiFo, выход второй микросхемы FiFo соединен первым входом второго коммутатора, выход второго коммутатора соединен со вторым выходом устройства предварительной обработки A3 первого канала, второй выход первого N-разрядного накапливающего сумматора соединен с первым входом первого реверсивного счетчика, выход первого реверсивного счетчика соединен с входом первого цифроаналогового преобразователя, выход первого цифроаналогового преобразователя соединен с первым входом первого аналого-цифрового преобразователя, второй выход второго N-разрядного накапливающего сумматора соединен с первым входом второго реверсивного счетчика, выход второго реверсивного счетчика соединен с входом второго цифроаналогового преобразователя, выход второго цифроаналогового преобразователя соединен со вторым входом аналого-цифрового преобразователя, четвертый вход устройства предварительной обработки A3 первого канала соединен с третьим входом второго аналого-цифрового преобразователя, с третьим входом первого аналого-цифрового преобразователя, с первым входом устройства цифрового гетеродинирования, пятый вход устройства предварительной обработки A3 первого канала соединен с входом постоянного запоминающего устройства устройства цифрового гетеродинирования, первый выход постоянного запоминающего устройства устройства цифрового гетеродинирования соединен с третьим входом устройства цифрового гетеродинирования, второй выход постоянного запоминающего устройства цифрового гетеродинирования соединен с четвертым входом устройства цифрового гетеродинирования, шестой вход устройства предварительной обработки A3 первого канала соединен со вторым входом второго N-разрядного накапливающего сумматора и со вторым входом первого N-разрядного накапливающего сумматора, седьмой вход устройства предварительной обработки A3 первого канала соединен с третьим входом второго N-разрядного накапливающего сумматора и с третьим входом первого N-разрядного накапливающего сумматора, восьмой вход устройства предварительной обработки A3 первого канала соединен со вторым входом второго реверсивного счетчика, со вторым входом второго мультиплексора, с входом формирователя адреса записи, со вторым входом первого мультиплексора и со вторым входом первого реверсивного счетчика, девятый вход устройства предварительной обработки A3 первого канала соединен с входом формирователя адреса чтения, с входом формирователя опорных сигналов, со вторым входом второй микросхемы FiFo, с входом устройства управления и со вторым входом первой микросхемы FiFo, десятый вход устройства предварительной обработки A3 первого канала соединен с третьим входом первого коммутатора и третьим входом второго коммутатора, первый выход устройства управления соединен с третьим входом первой микросхемы FiFo, второй выход устройства управления соединен с четвертым входом первой микросхемы FiFo, третий выход устройства управления соединен с третьим входом второй микросхемы FiFo, четвертый выход устройства управления соединен с четвертым входом второй микросхемы FiFo, первый выход формирователя опорных сигналов соединен со вторым входом первого оптимального фильтра, второй выход формирователя опорных сигналов соединен со вторым входом второго оптимального фильтра, выход формирователя адреса записи соединен со вторым входом первого оперативного запоминающего устройства через-периодной обработки и вторым входом второго оперативного запоминающего устройства через-периодной обработки, выход формирователя адреса чтения соединен с третьим входом первого оперативного запоминающего устройства через-периодной обработки и с третьим входом второго оперативного запоминающего устройства через-периодной обработки, одиннадцатый вход устройства предварительной оброаботки A3 первого канала соединен с третьим входом второго мультиплексора, межкаскадные связи в устройстве квадратурного фазового детектирования А2 второго канала аналогичны межкаскадным связям в устройстве квадратурного фазового детектирования А1 первого канала, межкаскадные связи устройства предварительной обработки А4 второго канала аналогичны межкаскадным связям в устройстве предварительной обработки A3 первого канала.Coherent radar receiver with optimal signal filtering, containing the first analog-to-digital converter, first and second frequency mixers, first N-bit accumulating adder, first and second voltage comparators, characterized in that the first receiving channel includes a quadrature phase detection device A1 and a pretreatment device A3, wherein the quadrature phase detection device A1 of the first channel comprises an adder, amplifier block with temporary automatic gain control, first and second frequency mixers, first and second operational amplifiers, first and second voltage comparators, first and second low-pass filters, first and second integrators, the first and second control schemes, health signal generation circuit, in turn, the pre-processing device A3 of the first channel consists of the first and second analog-to-digital converter, first and second digital-to-analog converters, digital heterodyne devices, read only memory device digital heterodyne, first and second reversible counters, the first and second accumulating N-bit adders, first and second multiplexers, shaper of the address of the record, first and second random access memory through-period processing, read address driver first and second optimal filters, reference signal driver, the first and second FiFo chips "the first came in, first out, " control devices first and second switches, wherein the second receiving channel comprises a quadrature phase detection device A2 and a preprocessing device A4, which are structurally similar to the quadrature phase detection device A1 of the first channel and the preliminary processing device A3 of the first channel, and it also includes the first and second decoders, crystal oscillator level converter frequency divider, bandpass filter differentiating chain integrating chain first and second resonant amplifiers, third and fourth multiplexers and signal synchronizer, wherein the input of the receiver through the first channel is connected to the first input of the quadrature phase detection device A1 of the first channel, the first output of the quadrature phase detection device A1 of the first channel is connected to the second input of the preliminary processing device A3 of the first channel, the first output of the pre-processing device A3 of the first channel is connected to the first input of the third multiplexer, the output of the third multiplexer is connected to the connector of the output signal of the real component, the input reference signal connector is connected to the input of the frequency divider and the input of the level converter, the output of the frequency divider is connected to the input of the bandpass filter, the output of the bandpass filter is connected to the input of the differentiating chain and the input of the integrating chain, the output of the differentiating circuit is connected to the input of the first resonant amplifier, the first output of the resonant amplifier is connected to the second input of the quadrature phase detection device A1 of the first channel, the second output of the first resonant amplification is connected to the second input of the quadrature phase detection device A2 of the second channel, the output of the integrating circuit is connected to the input of the second resonant amplifier, the first output of the second resonant amplifier is connected to the third input of the quadrature phase detection device A1 of the first channel, the second output of the second resonant amplifier is connected to the third input of the quadrature phase detection device A2 of the second channel, the first output of the quadrature phase detection device A2 of the second channel is connected to the second input of the pre-processing device A4 of the second channel, the first output of the pre-processing device A4 of the second channel is connected to the second input of the fourth multiplexer, the output of the fourth multiplexer is connected to the output connector of the imaginary component, the first output of the signal synchronizer is connected to the input of the crystal oscillator, the first output of the crystal oscillator is connected to the fourth input of the quadrature phase detection device A1 of the first channel, the second output of the crystal oscillator is connected to the fourth input of the quadrature phase detection device A2 of the second channel, the second output of the signal synchronizer is connected to the input of the first decoder, the output of the first decoder is connected to the fifth input of the quadrature phase detection device A1 of the first channel, the third output of the signal synchronizer is connected to the input of the second decoder, the output of the second decoder is connected to the fifth input of the quadrature phase detection device A2 of the second channel, the output of the level converter is connected to the first input of the signal synchronizer, the second output of the quadrature phase detection device A2 of the second channel is connected to the third input of the signal synchronizer, the third output of the quadrature phase detection device A2 of the second channel is connected to the third input of the pre-processing device A4 of the second channel, the second output of the quadrature phase detection device A1 of the first channel is connected to the second input of the signal synchronizer, the third output of the quadrature phase detection device A1 of the first channel is connected to the third input of the preliminary processing device A3 of the first channel, the fifth output of the signal synchronizer is connected to the fourth input of the pre-processing device A4 of the second channel, the sixth output of the signal synchronizer is connected to the fifth input of the pre-processing device A4 of the second channel, the seventh output of the signal synchronizer is connected to the sixth input of the pre-processing device A4 of the second channel, the eighth output of the signal synchronizer is connected to the seventh input of the pre-processing device A4 of the second channel, the ninth output of the signal synchronizer is connected to the eighth input of the pre-processing device A4 of the second channel, the tenth output of the signal synchronizer is connected to the ninth input of the pre-processing device A4 of the second channel, the eleventh output of the signal synchronizer is connected to the pulse contact to form the antenna tuning gate, the twelfth output of the signal synchronizer is connected to the contact of the trigger signal of the final stage of the transmitter, the thirteenth output of the signal synchronizer is connected to a signal contact determining the duration of the transmitter start pulse, the fourteenth output of the signal synchronizer is connected to the signal contact determining the phase of the trigger pulse of the transmitter, the fifteenth output of the signal synchronizer is connected to the contact signal of the pulse blanking receiver, the sixteenth output of the signal synchronizer is connected to the pulse contact accompanying the main signal, the seventeenth output of the signal synchronizer is connected to the contact of the pulse start transmission, the eighteenth output of the signal synchronizer is connected to the tenth input of the pre-processing device A4 of the second channel, the nineteenth output of the signal synchronizer is connected to the third input of the third multiplexer and the third input of the fourth multiplexer, the twentieth output of the signal synchronizer is connected to the fourth input of the preliminary processing device A3 of the first channel, the twenty-first output of the signal synchronizer is connected to the fifth input of the preliminary processing device A3 of the first channel, the twenty-second output of the signal synchronizer is connected to the sixth input of the preliminary processing device A3 of the first channel, the twenty-third output of the signal synchronizer is connected to the seventh input of the preliminary processing device A3 of the first channel, the twenty-fourth output of the signal synchronizer is connected to the eighth input of the preliminary processing device A3 of the first channel, the twenty-fifth output of the signal synchronizer is connected to the ninth input of the pre-processing device A3 of the first channel, the twenty-sixth output of the signal synchronizer is connected to the tenth input of the preliminary processing device A3 of the first channel, a parallel information trunk connector is connected to the first and eleventh inputs of the preprocessing apparatus A3 of the first channel, with the first and eleventh inputs of the pre-processing device A4 of the second channel, and with the fourth output of the signal synchronizer, the second output of the pre-processing device A3 of the first channel is connected to the first input of the fourth multiplexer, the second output of the pre-processing device A4 of the second channel is connected to the second input of the third multiplexer, in the quadrature phase detection device A1 of the first channel, the first input is connected to the first input of the adder, the output of the adder is connected to the first input of the amplifier block with temporary automatic gain control, the output of the amplifier block with temporary automatic gain control is connected to the first input of the first frequency mixer and to the first input of the second frequency mixer, the output of the first frequency mixer is connected to the first input of the first operational amplifier, the output of the first operational amplifier is connected to the input of the first low-pass filter, the output of the first low pass filter is connected to the first output of the quadrature phase detection device A1 of the first channel, with the input of the first control circuit and with the input of the first integrator, the output of the first integrator is connected to the input of the first voltage comparator, the output of the first voltage comparator is connected to the second input of the first operational amplifier, the output of the second frequency mixer is connected to the first input of the second operational amplifier, the output of the second operational amplifier is connected to the input of the second low-pass filter, the output of the low-pass filter is connected to the third output of the quadrature phase detection device A1 of the first channel, with the input of the second control circuit and with the input of the second integrator, the output of the second integrator is connected to the input of the second voltage comparator, the output of the second voltage comparator is connected to the second input of the second operational amplifier, the output of the first control circuit is connected to the first input of the health signal generating circuit, the output of the second control circuit is connected to the second input of the health signal generating circuit, the output of the health signal generating circuit is connected to the second output of the quadrature phase detection device A1 of the first channel, the fourth input of the quadrature phase detection device A1 of the first channel is connected to the second input of the adder, the second input of the quadrature phase detection device A1 of the first channel is connected to the second input of the first frequency mixer, the third input of the quadrature phase detection device A1 of the first channel is connected to the second input of the second frequency mixer, the fifth input of the quadrature phase detection device A1 of the first channel is connected to the second input of the amplifier block with temporary automatic gain control, the input channel of the second channel is connected to the first input of the quadrature phase detection device A2 of the second channel, the first input of the pre-processing device A3 of the first channel is connected to the third input of the first multiplexer, the second input of the pre-processing device A3 of the first channel is connected to the second input of the first analog-to-digital converter, the output of the first analog-to-digital converter is connected to the fifth input of the digital heterodyning device, the first output of the digital heterodyning device is connected to the first input of the first N-bit accumulating adder, the first output of the first N-bit accumulating adder is connected to the first input of the first multiplexer, the output of the first multiplexer is connected to the first input of random access memory through periodic processing and to the second input of the first switch, the output of the first random access memory through-period processing is connected to the first input of the optimal filter, the output of the first optimal filter is connected to the first input of the first FiFo chip, the output of the first FiFo chip is connected to the first input of the first voltage switch, the output of the first voltage switch is connected to the first output of the preliminary processing device A3 of the first channel, the third input of the pre-processing device A3 of the first channel is connected to the first input of the second analog-to-digital converter, the output of the second analog-to-digital converter is connected to the second input of the digital heterodyning device, the second output of the digital heterodyning device is connected to the first input of the second N-bit accumulating adder, the first output of the second N-bit accumulating adder is connected to the first input of the second multiplexer, the output of the second multiplexer is connected to the first input of the second random access memory through-period processing and to the second input of the second switch, the output of the second random access memory through-period processing is connected to the first input of the second optimal filter, the output of the second optimal filter is connected to the first input of the second FiFo chip, the output of the second FiFo chip is connected to the first input of the second switch, the output of the second switch is connected to the second output of the pre-processing device A3 of the first channel, the second output of the first N-bit accumulating adder is connected to the first input of the first reversible counter, the output of the first reversible counter is connected to the input of the first digital-to-analog converter, the output of the first digital-to-analog converter is connected to the first input of the first analog-to-digital converter, the second output of the second N-bit accumulating adder is connected to the first input of the second reversible counter, the output of the second reversible counter is connected to the input of the second digital-to-analog converter, the output of the second digital-to-analog converter is connected to the second input of the analog-to-digital converter, the fourth input of the pre-processing device A3 of the first channel is connected to the third input of the second analog-to-digital converter, with the third input of the first analog-to-digital converter, with the first input of the digital heterodyning device, the fifth input of the first channel processing apparatus A3 of the first channel is connected to the input of the read-only memory of the digital heterodyning device, the first output of the read-only memory of the digital heterodyning device is connected to the third input of the digital heterodyning device, the second output of the digital memorization device is connected to the fourth input of the digital heterodyning device, the sixth input of the pre-processing device A3 of the first channel is connected to the second input of the second N-bit accumulating adder and to the second input of the first N-bit accumulating adder, the seventh input of the pre-processing device A3 of the first channel is connected to the third input of the second N-bit accumulating adder and to the third input of the first N-bit accumulating adder, the eighth input of the pre-processing device A3 of the first channel is connected to the second input of the second reversible counter, with the second input of the second multiplexer, with the input of the address generator of the record, with the second input of the first multiplexer and with the second input of the first reversible counter, the ninth input of the preprocessing device A3 of the first channel is connected to the input of the read address generator, with the input of the driver of the reference signals, with the second input of the second FiFo chip, with the input of the control device and with the second input of the first FiFo chip, the tenth input of the pre-processing device A3 of the first channel is connected to the third input of the first switch and the third input of the second switch, the first output of the control device is connected to the third input of the first FiFo chip, the second output of the control device is connected to the fourth input of the first FiFo chip, the third output of the control device is connected to the third input of the second FiFo chip, the fourth output of the control device is connected to the fourth input of the second FiFo chip, the first output of the driver of the reference signals is connected to the second input of the first optimal filter, the second output of the driver of the reference signals is connected to the second input of the second optimal filter, the output of the write address generator is connected to the second input of the first random access memory through-period processing and the second input of the second random access memory through-period processing, the output of the read address generator is connected to the third input of the first random access memory through-period processing and to the third input of the second random access memory through-period processing, the eleventh input of the pre-processing device A3 of the first channel is connected to the third input of the second multiplexer, interstage communications in the quadrature phase detection device A2 of the second channel are similar to interstage communications in the quadrature phase detection device A1 of the first channel, interstage communications of the pre-processing device A4 of the second channel are similar to interstage communications in the pre-processing device A3 of the first channel.