Claims (32)
1. Устройство для формирования последовательности информации для обнаружения ошибки, предназначенной для определения продолжительности передаваемой последовательности данных, в системе связи, выполненной с возможностью передачи, по меньшей мере, двух последовательностей данных различной продолжительности по каналу данных и передачи по каналу управления данными последовательности управляющих данных такой же продолжительности, как и последовательности данных, причем последовательность управляющих данных включает в себя последовательность управляющей информации, показывающую информацию в отношении каждой последовательности данных, и последовательность информации для обнаружения ошибки, предназначенную для обнаружения ошибки в последовательности управляющей информации, содержащее множество каскадных регистров, количество которых эквивалентно количеству битов в последовательности информации для обнаружения ошибки, множество сумматоров, определенных заданным порождающим многочленом и расположенных между регистрами, причем каждый сумматор прибавляет последовательность битов, принятую через входной тракт, к последовательности битов обратной связи и выдает результат сложения через выходной тракт, оператор, выполненный с возможностью, во время приема последовательности управляющей информации, формирования последовательности битов обратной связи посредством последовательного прибавления битов последовательности управляющей информации к выходным битам конечного регистра из упомянутых регистров и подачи сформированной последовательности битов обратной связи в сумматоры, и после завершения приема последовательности управляющей информации, последовательного прибавления заданного входного бита к выходным битам конечного регистра и выдачи результата сложения в качестве последовательности информации для обнаружения ошибки, и контроллер исходного значения, предназначенный для подачи в регистры одного значения, выбранного из двух исходных значений, определенных отдельно для двух последовательностей данных.1. A device for generating a sequence of information for detecting errors, designed to determine the duration of the transmitted data sequence, in a communication system configured to transmit at least two data sequences of different durations on the data channel and transmit on the data control channel a sequence of control data such the same duration as the data sequence, and the sequence of control data includes the following the integrity of the control information showing information regarding each data sequence, and the error detection information sequence for detecting an error in the control information sequence containing a plurality of cascading registers, the number of which is equivalent to the number of bits in the error detection information sequence, a plurality of adders defined generating polynomial and located between the registers, with each adder adding the last the sequence of bits received through the input path to the sequence of feedback bits and outputs the result of addition through the output path, the operator, configured to, while receiving a sequence of control information, generate a sequence of feedback bits by sequentially adding bits of a sequence of control information to the output bits of the final register from the mentioned registers and supplying the generated sequence of feedback bits to the adders, and after solutions for receiving a sequence of control information, sequentially adding a given input bit to the output bits of the final register and outputting the result of addition as a sequence of information for detecting errors, and an initial value controller designed to supply the registers with one value selected from two initial values defined separately for two data sequences.
2. Устройство по п.1, отличающееся тем, что оператор содержит первый переключатель для избирательной выдачи последовательности управляющей информации и заданного входного бита, выходной сумматор для прибавления выходного сигнала первого переключателя к выходным битам конечного регистра, второй переключатель для избирательной подачи выходного сигнала выходного сумматора и заданного входного бита в качестве последовательности битов обратной связи в сумматоры, и третий переключатель для избирательной выдачи последовательности управляющей информации и последовательности битов информации для обнаружения ошибки из выходного сумматора.2. The device according to claim 1, characterized in that the operator comprises a first switch for selectively issuing a sequence of control information and a given input bit, an output adder for adding the output signal of the first switch to the output bits of the final register, a second switch for selectively supplying the output signal of the output adder and a predetermined input bit as a sequence of feedback bits in the adders, and a third switch for selectively issuing a control sequence control information and an information bit sequence for detecting an error from the output adder.
3. Устройство по п.2, отличающееся тем, что первый переключатель выполнен с возможностью выдачи последовательности управляющей информации во время приема последовательности управляющей информации и выдачи заданного входного бита после завершения приема последовательности управляющей информации.3. The device according to claim 2, characterized in that the first switch is configured to issue a sequence of control information while receiving a sequence of control information and issuing a predetermined input bit after receiving a sequence of control information.
4. Устройство по п.3, отличающееся тем, что второй переключатель выполнен с возможностью подачи выходного сигнала выходного сумматора в сумматоры во время приема последовательности управляющей информации и подачи заданного входного бита в сумматоры после завершения приема последовательности управляющей информации.4. The device according to claim 3, characterized in that the second switch is configured to supply the output signal of the output adder to the adders during the reception of a sequence of control information and supply the specified input bit to the adders after completion of the reception of a sequence of control information.
5. Устройство по п.4, отличающееся тем, что третий переключатель выполнен с возможностью выдачи последовательности управляющей информации во время приема последовательности управляющей информации и выдачи последовательности информации для обнаружения ошибки после завершения приема последовательности управляющей информации.5. The device according to claim 4, characterized in that the third switch is configured to issue a sequence of control information while receiving a sequence of control information and issue a sequence of information for detecting errors after receiving a sequence of control information.
6. Устройство по п.1, отличающееся тем, что две последовательности данных имеют различную продолжительность во временных интервалах.6. The device according to claim 1, characterized in that the two sequences of data have different durations in time intervals.
7. Устройство по п.6, отличающееся тем, что продолжительность одной последовательности данных из двух последовательностей данных во временных интервалах в два раза превосходит продолжительность другой последовательности данных.7. The device according to claim 6, characterized in that the duration of one data sequence of two data sequences in time intervals is twice the duration of another data sequence.
8. Устройство для формирования последовательности передаваемой информации посредством прикрепления последовательности информации для обнаружения ошибки к входной последовательности информации из первой последовательности информации или второй последовательности информации в системе связи, кодирующей первую последовательность информации с первой продолжительностью с заданной скоростью кодирования перед передачей и кодирующей вторую последовательность информации со второй продолжительностью, превосходящей в F раз (где F – число кратное 2) первую продолжительность, с заданной скоростью кодирования перед передачей, повторенной F раз, содержащее множество каскадных регистров, количество которых эквивалентно количеству битов в последовательности информации для обнаружения ошибки, множество сумматоров, определенное заданным порождающим многочленом, расположенных между регистрами, причем каждый сумматор прибавляет последовательность битов, принятую через входной тракт, к последовательности битов обратной связи и выдает результат сложения через выходной тракт, оператор, выполненный с возможностью, во время приема входной последовательности информации, формирования последовательности битов обратной связи посредством последовательного прибавления битов входной последовательности информации к выходным битам конечного регистра из упомянутых регистров, подачи сформированной последовательности битов обратной связи в сумматоры и выдачи входной последовательности информации в качестве последовательности передаваемой информации, и после завершения приема входной последовательности информации, подачи заданного входного бита в сумматоры, последовательного прибавления заданного входного бита к выходным битам конечного регистра для формирования последовательности информации для обнаружения ошибки и выдачи последовательности информации для обнаружения ошибки в качестве последовательности передаваемой информации, и контроллер исходного значения, предназначенный для подачи в регистры одного значения, выбранного из двух исходных значений, определенных отдельно для первой последовательности информации и второй последовательности информации.8. A device for generating a sequence of transmitted information by attaching a sequence of information for detecting errors to an input sequence of information from a first sequence of information or a second sequence of information in a communication system encoding a first sequence of information with a first duration at a predetermined coding rate before transmission and encoding a second sequence of information with the second duration exceeding F times (where F is the number multiple 2) the first duration, with a given coding rate before transmission, repeated F times, containing a lot of cascading registers, the number of which is equivalent to the number of bits in the sequence of information for detecting errors, the set of adders defined by a given generating polynomial located between the registers, and each adder adds the sequence of bits received through the input path to the sequence of feedback bits and outputs the result of addition through the output path, a prator made with the possibility, while receiving the input sequence of information, generating a sequence of feedback bits by sequentially adding bits of the input sequence of information to the output bits of the final register from the registers, supplying the generated sequence of feedback bits to the adders and outputting the input sequence of information as a sequence transmitted information, and after completion of receiving the input sequence of information ii, supplying a given input bit to the adders, sequentially adding a given input bit to the output bits of the final register to form a sequence of information for detecting errors and issuing a sequence of information for detecting errors as a sequence of transmitted information, and an initial value controller for supplying one register to the registers values selected from two initial values defined separately for the first sequence of information and the second are followed information.
9. Устройство по п.8, отличающееся тем, что входная последовательность информации представляет собой последовательность управляющей информации пакетных данных.9. The device according to claim 8, characterized in that the input sequence of information is a sequence of control information of packet data.
10. Устройство по п.9, отличающееся тем, что первая последовательность информации представляет собой последовательность управляющей информации продолжительностью 2 временных интервала, а вторая последовательность информации представляет собой последовательность управляющей информации продолжительностью 4 временных интервала.10. The device according to claim 9, characterized in that the first sequence of information is a sequence of control information of 2 time intervals, and the second sequence of information is a sequence of control information of 4 time intervals.
11. Устройство по п.8, отличающееся тем, что оператор содержит первый переключатель для избирательной выдачи входной последовательности информации и заданного входного бита, выходной сумматор для прибавления выходного сигнала первого переключателя к выходным битам конечного регистра, второй переключатель для избирательной подачи в сумматоры выходного сигнала выходного сумматора и заданного входного бита в качестве последовательности битов обратной связи и третий переключатель для избирательной выдачи входной последовательности информации и выходных битов выходного сумматора в качестве последовательности передаваемой информации.11. The device according to claim 8, characterized in that the operator comprises a first switch for selectively issuing an input sequence of information and a given input bit, an output adder for adding the output signal of the first switch to the output bits of the final register, a second switch for selectively supplying the output signal to the adders an output adder and a given input bit as a sequence of feedback bits and a third switch for selectively issuing an input sequence inf formations and output bits of the output adder as a sequence of transmitted information.
12. Устройство для проверки ошибки в принятой последовательности управляющих данных для определения продолжительности последовательностей данных, переданных по каналу данных, в системе связи, включающей в себя передатчик, выполненный с возможностью передачи, по меньшей мере, двух последовательностей данных различной продолжительности по каналу данных и передачи по каналу управления данными последовательности управляющих данных такой же продолжительности, как и последовательности данных, причем последовательность управляющих данных имеет последовательность управляющей информации, показывающую информацию в отношении каждой последовательности данных, и последовательность информации для обнаружения ошибки в последовательности управляющей информации, и приемник, принимающий последовательности данных, передаваемые по каналу данных от передатчика, и последовательность управляющих данных, передаваемую по каналу управления данными от передатчика, содержащее множество каскадных регистров, количество которых эквивалентно количеству битов в последовательности информации для обнаружения ошибки, множество сумматоров, определенное заданным порождающим многочленом, расположенных между регистрами, причем каждый сумматор прибавляет последовательность битов, принятую по входному тракту, к последовательности битов обратной связи и выдает результат сложения через выходной тракт, оператор, выполненный с возможностью, во время приема последовательности управляющей информации, формирования последовательности битов обратной связи посредством последовательного прибавления битов последовательности управляющей информации к выходным битам конечного регистра из упомянутых регистров и подачи сформированной последовательности битов обратной связи в сумматоры, и после завершения приема последовательности управляющей информации, последовательного прибавления заданного входного бита к выходным битам конечного регистра и выдачи результата сложения в качестве принятой последовательности информации для обнаружения ошибки, контроллер исходного значения для подачи в регистры одного значения, выбранного из двух исходных значений, определенных отдельно для двух последовательностей данных, и блок принятия решения об ошибке, предназначенный для сравнения принятой последовательности битов информации для обнаружения ошибки с последовательностью информации для обнаружения ошибки, соответствующей выбранному исходному значению, чтобы определить тем самым наличие ошибки.12. A device for checking errors in a received sequence of control data for determining the duration of data sequences transmitted over a data channel in a communication system including a transmitter configured to transmit at least two data sequences of different durations over a data channel and transmitting over a data control channel, sequences of control data of the same duration as sequences of data, and a sequence of control data has a control information sequence showing information regarding each data sequence, and a sequence of information for detecting an error in the control information sequence, and a receiver receiving data sequences transmitted on the data channel from the transmitter, and a control data sequence transmitted on the data control channel from the transmitter containing many cascading registers, the number of which is equivalent to the number of bits in the sequence inf For error detection, the set of adders defined by a given generator polynomial located between the registers, with each adder adding a sequence of bits received along the input path to the sequence of feedback bits and outputting the addition result through the output path, an operator executed with the possibility, during receiving a sequence of control information, forming a sequence of feedback bits by sequentially adding bits of a sequence of yn branching information to the output bits of the final register from the above registers and feeding the generated sequence of feedback bits to the adders, and after completing the reception of the sequence of control information, sequentially adding the specified input bit to the output bits of the final register and issuing the result of addition as the received sequence of information for error detection , the controller of the initial value for feeding into the registers one value selected from two initial values, ennyh separately for the two data sequences, and decision block error for comparing the received information bit sequence with an error detection information sequence for detecting an error corresponding to the selected initial value, thus to determine existence of an error.
13. Устройство по п.12, отличающееся тем, что оператор содержит первый переключатель для избирательной выдачи последовательности управляющей информации и заданного входного бита, выходной сумматор для прибавления выходного сигнала первого переключателя к выходным битам конечного регистра, второй переключатель для избирательной подачи в сумматоры выходного сигнала выходного сумматора и заданного входного бита в качестве последовательности битов обратной связи, и третий переключатель для избирательной выдачи принятой последовательности управляющей информации и принятой последовательности информации для обнаружения ошибки из выходного сумматора.13. The device according to p. 12, characterized in that the operator comprises a first switch for selectively issuing a sequence of control information and a given input bit, an output adder for adding the output signal of the first switch to the output bits of the final register, a second switch for selectively supplying the output signal to the adders an output adder and a predetermined input bit as a sequence of feedback bits, and a third switch for selectively outputting received sequentially minute control information and received information sequence for detecting an error from the output adder.
14. Устройство по п.12, отличающееся тем, что продолжительность одной последовательности данных из двух последовательностей данных во временных интервалах в два раза превосходит продолжительность другой последовательности данных.14. The device according to p. 12, characterized in that the duration of one data sequence of two data sequences in time intervals is twice the duration of another data sequence.
15. Устройство по п.12, отличающееся тем, что заданный входной бит имеет значение "0".15. The device according to p. 12, characterized in that the specified input bit has a value of "0".
16. Устройство для проверки ошибки в принятой последовательности информации в системе связи, включающей в себя передатчик, кодирующий первую последовательность информации с первой продолжительностью с заданной скоростью кодирования перед передачей или кодирующий вторую последовательность информации со второй продолжительностью, превосходящей в F раз (где F – число кратное 2) первую продолжительность, с заданной скоростью кодирования перед передачей, повторенной F раз, и прикрепляющий последовательность информации для обнаружения ошибки к первой последовательности информации или второй последовательности информации и передающий результат в качестве последовательности передаваемой информации, и приемник, принимающий последовательность информации от передатчика, содержащее множество каскадных регистров, количество которых эквивалентно количеству битов в последовательности информации для обнаружения ошибки, множество сумматоров, определенных заданным порождающим многочленом и расположенных между регистрами, причем каждый сумматор прибавляет последовательность битов, принятую по входному тракту, к последовательности битов обратной связи и выдает результат сложения через выходной тракт, оператор, выполненный с возможностью, во время приема принимаемой последовательности информации, формирования последовательности битов обратной связи посредством последовательного прибавления битов принимаемой последовательности информации к выходным битам конечного регистра из упомянутых регистров и подачи сформированной последовательности битов обратной связи в сумматоры, после завершения приема принимаемой последовательности информации, подачи заданного входного бита в сумматоры, последовательного прибавления заданного входного бита к выходным битам конечного регистра и выдачи результата сложения в качестве принятой последовательности информации для обнаружения ошибки, контроллер исходного значения для подачи в регистры одного значения, выбранного из двух исходных значений, определенных отдельно для первой последовательности информации и второй последовательности информации, блок принятия решения об ошибке, предназначенный для сравнения принятой последовательности информации для обнаружения ошибки с последовательностью информации для обнаружения ошибки, соответствующей выбранному исходному значению, для определения наличия ошибки.16. A device for checking errors in a received sequence of information in a communication system, including a transmitter encoding a first sequence of information with a first duration with a given coding rate before transmission or encoding a second sequence of information with a second duration exceeding F times (where F is a number multiple 2) the first duration, with a given coding rate before transmission, repeated F times, and attaching a sequence of information for detecting errors ki to the first sequence of information or the second sequence of information and transmitting the result as a sequence of transmitted information, and a receiver receiving a sequence of information from the transmitter containing a plurality of cascade registers, the number of which is equivalent to the number of bits in the sequence of information for error detection, a plurality of adders defined by a given generator polynomial and located between the registers, with each adder adding sequentially the bits received along the input path to the feedback bit sequence and outputs the addition result via the output path, the operator is able, while receiving the received sequence of information, to form the sequence of feedback bits by sequentially adding the bits of the received sequence of information to the output bits of the final register from the mentioned registers and feeding the generated sequence of feedback bits to the adders, after receiving an information sequence in progress, supplying a given input bit to the adders, sequentially adding a given input bit to the output bits of the final register and outputting the result of addition as the received sequence of information for detecting an error, the initial value controller to supply the registers with one value selected from two initial values, defined separately for the first sequence of information and the second sequence of information, the error decision block is intended to compare the received sequence of information for detecting errors with the sequence of information for detecting errors corresponding to the selected initial value, to determine the presence of an error.
17. Устройство по п.16, отличающееся тем, что последовательность информации представляет собой последовательность управляющей информации пакетных данных.17. The device according to clause 16, wherein the sequence of information is a sequence of control information of packet data.
18. Устройство по п.17, отличающееся тем, что первая последовательность информации представляет собой последовательность управляющей информации продолжительностью 2 временных интервала, а вторая последовательность информации представляет собой последовательность управляющей информации продолжительностью 4 временных интервала.18. The device according to 17, characterized in that the first sequence of information is a sequence of control information of 2 time intervals, and the second sequence of information is a sequence of control information of 4 time intervals.
19. Способ формирования последовательности информации для обнаружения ошибки, предназначенной для определения, были ли переданы, по меньшей мере, две последовательности данных с различной продолжительностью, в системе связи, выполненной с возможностью передачи, по меньшей мере, двух последовательностей данных различной продолжительности по каналу данных и передачи по каналу управления данными последовательности управляющих данных такой же продолжительности, как и последовательности данных, при этом последовательность управляющих данных включает в себя последовательность управляющей информации, показывающую информацию в отношении каждой последовательности данных, и последовательность информации для обнаружения ошибки, предназначенную для обнаружения ошибки в последовательности управляющей информации, заключающийся в том, что обеспечивают множество каскадных регистров, количество которых эквивалентно количеству битов в последовательности информации для обнаружения ошибки, и множество сумматоров, определенных заданным порождающим многочленом и расположенных между регистрами, причем каждый сумматор прибавляет последовательность битов, принятую через входной тракт, к последовательности битов обратной связи и выдает результат сложения через выходной тракт, подают в регистры одно значение, выбранное из двух исходных значений, определенных отдельно для двух последовательностей данных, во время приема последовательности управляющей информации, формируют последовательность битов обратной связи посредством последовательного прибавления битов последовательности управляющей информации к выходным битам конечного регистра из упомянутых регистров, и подают сформированную последовательность битов обратной связи в сумматоры, после завершения приема последовательности управляющей информации, последовательно прибавляют заданный входной бит к выходным битам конечного регистра и выдают результат сложения в качестве последовательности информации для обнаружения ошибки.19. A method of generating a sequence of information for detecting an error, intended to determine whether at least two data sequences with different durations have been transmitted, in a communication system configured to transmit at least two data sequences of different durations over a data channel and transmitting along the data control channel a sequence of control data of the same duration as a sequence of data, while the sequence of control yes data includes a control information sequence showing information regarding each data sequence, and an error detection information sequence for detecting an error in the control information sequence, which consists of providing a plurality of cascading registers, the number of which is equivalent to the number of bits in the information sequence for error detection, and many adders defined by a given generating polynomial and located x between the registers, with each adder adding a sequence of bits received through the input path to the sequence of feedback bits and outputting the result of the addition through the output path, submitting to the registers one value selected from two initial values defined separately for two data sequences during receiving a sequence of control information, form a sequence of feedback bits by sequentially adding bits of a sequence of control information to Khodnev bits of a final register among said registers and provides the generated feedback bit sequence to the adders after completion of receiving the control information sequence, sequentially adds the preset input bit to output bits of the final register and outputting the addition result as the information sequence for error detection.
20. Способ по п.19, отличающийся тем, что продолжительность одной последовательности данных из двух последовательностей данных во временных интервалах в два раза превосходит продолжительность другой последовательности данных.20. The method according to claim 19, characterized in that the duration of one data sequence of two data sequences in time intervals is twice the duration of another data sequence.
21. Устройство по п.19, отличающееся тем, что заданный входной бит имеет значение "0".21. The device according to claim 19, characterized in that the predetermined input bit has a value of "0".
22. Способ формирования последовательности передаваемой информации посредством прикрепления последовательности информации для обнаружения ошибки к входной последовательности информации из первой последовательности информации или второй последовательности информации в системе связи, кодирующей первую последовательность информации с первой продолжительностью с заданной скоростью кодирования перед передачей или кодирующей вторую последовательность информации со второй продолжительностью, превосходящей в F раз (где F – число кратное 2) первую продолжительность, с заданной скоростью кодирования перед передачей, повторенной F раз, заключающийся в том, что обеспечивают множество каскадных регистров, количество которых эквивалентно количеству битов в последовательности информации для обнаружения ошибки, и множество сумматоров, определенных заданным порождающим многочленом и расположенных между регистрами, причем каждый сумматор прибавляет последовательность битов, принятую через входной тракт, к последовательности битов обратной связи и выдает результат сложения через выходной тракт, подают в регистры одно значение, выбранное из двух исходных значений, определенных отдельно для первой последовательности информации и второй последовательности информации, во время приема последовательности входной информации, формируют последовательность битов обратной связи посредством последовательного прибавления битов входной последовательности информации к выходным битам конечного регистра из упомянутых регистров, подают сформированную последовательность битов обратной связи в сумматоры и выдают входную последовательность информации в качестве последовательности передаваемой информации, после завершения приема входной последовательности информации, подают заданный входной бит в сумматоры, последовательно прибавляют заданный входной бит к выходным битам конечного регистра для формирования последовательности информации для обнаружения ошибки и выдают последовательность битов информации для обнаружения ошибки в качестве последовательности передаваемой информации.22. A method of generating a sequence of transmitted information by attaching a sequence of information for detecting errors to an input sequence of information from a first sequence of information or a second sequence of information in a communication system encoding a first sequence of information with a first duration at a given coding rate before transmitting or encoding a second sequence of information from a second duration exceeding F times (where F is a multiple of 2) the first duration, with a given coding rate before transmission, repeated F times, which consists in the fact that a plurality of cascade registers are provided, the number of which is equivalent to the number of bits in the sequence of information for detecting errors, and a plurality of adders defined by a given generating polynomial and located between registers, and each adder adds a sequence of bits received through the input path to a sequence of feedback bits and gives the result of addition I, through the output path, feed into the registers one value selected from two initial values, determined separately for the first sequence of information and the second sequence of information, while receiving a sequence of input information, they form a sequence of feedback bits by sequentially adding bits of the input sequence of information to the output bits the final register from the said registers, the generated sequence of feedback bits is fed to the adders and issued in the initial sequence of information as a sequence of transmitted information, after the reception of the input sequence of information is completed, the predetermined input bit is fed to the adders, the predetermined input bit is sequentially added to the output bits of the final register to form a sequence of information for detecting errors, and a sequence of bits of information for detecting errors is output as sequence of transmitted information.
23. Способ по п.22, отличающийся тем, что входная последовательность информации представляет собой последовательность управляющей информации пакетных данных.23. The method according to item 22, wherein the input sequence of information is a sequence of control information of packet data.
24. Способ по п.23, отличающийся тем, что первая последовательность информации представляет собой последовательность управляющей информации продолжительностью 2 временных интервала, а вторая последовательность информации представляет собой последовательность управляющей информации продолжительностью 4 временных интервала.24. The method according to item 23, wherein the first sequence of information is a sequence of control information of 2 time intervals, and the second sequence of information is a sequence of control information of 4 time intervals.
25. Способ по п.22, отличающийся тем, что заданный входной бит имеет значение "0".25. The method according to item 22, wherein the predetermined input bit has a value of "0".
26. Способ проверки ошибки в принимаемой последовательности управляющих данных для определения продолжительности последовательностей данных, передаваемых по каналу данных, в системе связи, включающей в себя передатчик, выполненный с возможностью передачи, по меньшей мере, двух последовательностей данных различной продолжительности по каналу данных и передачи по каналу управления данными последовательности управляющих данных такой же продолжительности как и последовательности данных, причем последовательность управляющих данных имеет последовательность управляющей информации, показывающую скорость данных и формат передачи данных для каждой последовательности данных, и последовательность информации для обнаружения ошибки, предназначенную для обнаружения ошибки в последовательности управляющей информации, и приемник, принимающий последовательности данных, передаваемые по каналу данных от передатчика, и последовательность управляющих данных, передаваемую по каналу управления данными от передатчика, заключающийся в том, что обеспечивают множество каскадных регистров, количество которых эквивалентно количеству битов в последовательности информации для обнаружения ошибки, и множество сумматоров, определенных заданным порождающим многочленом и расположенных между регистрами, причем каждый сумматор прибавляет последовательность битов, принятую по входному тракту, к последовательности битов обратной связи и выдает результат сложения через выходной тракт, подают в регистры одно значение, выбранное из двух исходных значений, определенных отдельно для двух последовательностей данных, во время приема последовательности управляющей информации, включенной в принимаемую последовательность управляющих данных, формируют последовательность битов обратной связи посредством последовательного прибавления битов последовательности управляющей информации к выходным битам конечного регистра из упомянутых регистров и подают сформированную последовательность битов обратной связи в сумматоры, после завершения приема последовательности управляющей информации последовательно прибавляют заданный входной бит к выходным битам конечного регистра и выдают результат сложения в качестве принятой последовательности информации для обнаружения ошибки, и сравнивают принятую последовательность информации для обнаружения ошибки с последовательностью информации для обнаружения ошибки, соответствующей выбранному исходному значению, чтобы тем самым определить наличие ошибки.26. A method for checking errors in a received sequence of control data for determining the duration of data sequences transmitted over a data channel in a communication system including a transmitter configured to transmit at least two data sequences of different durations over a data channel and transmitting a data control channel of a sequence of control data of the same duration as a sequence of data, and the sequence of control data there is a control information sequence showing the data rate and data transmission format for each data sequence, and an error detection information sequence for detecting an error in the control information sequence, and a receiver receiving data sequences transmitted over the data channel from the transmitter, and a control sequence data transmitted over the data control channel from the transmitter, which consists in the fact that many cascading p registers, the number of which is equivalent to the number of bits in the sequence of information for detecting errors, and the set of adders defined by a given generating polynomial and located between the registers, each adder adding a sequence of bits received along the input path to the sequence of feedback bits and outputting the result of the addition through the output path, submit to the registers one value selected from two initial values defined separately for two data sequences during I receive a sequence of control information included in the received sequence of control data, form a sequence of feedback bits by sequentially adding bits of a sequence of control information to the output bits of the final register from the above registers and submit the generated sequence of bits of feedback to the adders, after receiving the sequence of control information sequentially add the given input bit to the output bits of the horse Nogo register and outputting the addition result as a received information sequence for detecting an error and comparing the received information sequence to error detection information sequence for detecting an error corresponding to the selected initial value, thus to determine existence of an error.
27. Способ по п.26, отличающийся тем, что продолжительность одной последовательности данных из двух последовательностей данных во временных интервалах в два раза превосходит продолжительность другой последовательности данных.27. The method according to p. 26, characterized in that the duration of one sequence of data from two sequences of data in time intervals is twice the duration of another sequence of data.
28. Способ по п.26, отличающийся тем, что заданный входной бит имеет значение "0".28. The method according to p, characterized in that the specified input bit has a value of "0".
29. Способ проверки ошибки в принимаемой последовательности информации в системе связи, включающей в себя передатчик, кодирующий первую последовательность информации с первой продолжительностью с заданной скоростью кодирования перед передачей и кодирующий вторую последовательность информации со второй продолжительностью, превосходящей в F раз (где F – число кратное 2) первую продолжительность, с заданной скоростью кодирования перед передачей, повторенной F раз, и прикрепляющий последовательность информации для обнаружения ошибки к первой последовательности информации или второй последовательности информации, и передающий результат в качестве последовательности передаваемой информации, и приемник, принимающий последовательность информации из передатчика, заключающийся в том, что обеспечивают множество каскадных регистров, количество которых эквивалентно количеству битов в последовательности информации для обнаружения ошибки, и множество сумматоров, определенных заданным порождающим многочленом и расположенных между регистрами, причем каждый сумматор прибавляет последовательность битов, принятую по входному тракту, к последовательности битов обратной связи и выдает результат сложения через выходной тракт, подают в регистры одно значение, выбранное из двух исходных значений, определенных отдельно для первой последовательности информации и второй последовательности информации, во время приема принимаемой последовательности информации, формируют последовательность битов обратной связи посредством последовательного прибавления битов принимаемой последовательности информации к выходным битам конечного регистра из упомянутых регистров и подают сформированную последовательность битов обратной связи в сумматоры, после завершения приема принимаемой последовательности информации подают заданный входной бит в сумматоры, последовательно прибавляют заданный входной бит к выходным битам конечного регистра и выдают результат сложения в качестве принятой последовательности информации для обнаружения ошибки, и сравнивают принятую последовательность информации для обнаружения ошибки с последовательностью информации для обнаружения ошибки, соответствующей выбранному исходному значению, чтобы тем самым определить наличие ошибки.29. A method for checking errors in a received sequence of information in a communication system, including a transmitter encoding a first sequence of information with a first duration with a given coding rate before transmission and encoding a second sequence of information with a second duration exceeding F times (where F is a multiple of 2) the first duration, with a given coding rate before transmission, repeated F times, and attaching a sequence of information for detecting errors to ne a sequence of information or a second sequence of information, and transmitting the result as a sequence of transmitted information, and a receiver receiving a sequence of information from the transmitter, which consists in the fact that there are many cascading registers, the number of which is equivalent to the number of bits in the sequence of information for detecting errors, and many adders defined by a given generating polynomial and located between the registers, with each adder adding it gives the sequence of bits received along the input path to the sequence of feedback bits and outputs the result of addition via the output path, one value selected from the two initial values determined separately for the first sequence of information and the second sequence of information is fed into the registers while receiving the received sequence information, form a sequence of feedback bits by sequentially adding the bits of the received sequence of information to the output m bits of the final register from the above registers and the generated sequence of feedback bits is fed to the adders, after the reception of the received sequence of information is completed, the specified input bit is fed to the adders, the specified input bit is sequentially added to the output bits of the final register and the result of addition is added as the received information sequence for error detection, and compare the received sequence of information to detect errors with the sequence of information for detecting an error corresponding to the selected initial value, thereby thereby determining the presence of an error.
30. Способ по п.29, отличающийся тем, что последовательность информации представляет собой последовательность управляющей информации пакетных данных.30. The method according to clause 29, wherein the sequence of information is a sequence of control information of packet data.
31. Способ по п.30, отличающийся тем, что первая последовательность информации представляет собой последовательность управляющей информации продолжительностью 2 временных интервала, а вторая последовательность информации представляет собой последовательность управляющей информации продолжительностью 4 временных интервала.31. The method according to p. 30, wherein the first sequence of information is a sequence of control information of 2 time intervals, and the second sequence of information is a sequence of control information of 4 time intervals.
32. Способ по п.29, отличающийся тем, что заданный входной бит имеет значение "0".32. The method according to clause 29, wherein the predetermined input bit has a value of "0".