KR100240250B1

KR100240250B1 - Data transmission apparatus and the method by address selection using clock line

Info

Publication number: KR100240250B1
Application number: KR1019970004370A
Authority: KR
Inventors: 김형기
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-02-14
Filing date: 1997-02-14
Publication date: 2000-01-15
Also published as: KR19980067975A

Abstract

본 발명의 직렬 데이터 송수신 장치는 클락 라인을 이용하여 목적지의 어드레스를 지정한다. 데이터 송수신이 없는 경우 송신측과 수신측간에 연결된 데이터라인 및 클락 라인은 각기 하이 레벨을 유지한다. 송신측은 어드레스를 전송하기 위해 클락 라인을 로우 레벨로 천이 시킨다. 그리고 이어 데이터 라인을 로우 레벨로 천이 시킨다. 수신측은 클락 라인이 로우 레벨로 유지되는 상ㅌ에서 데이터 라인이 하이 레벨에서 로우레벨로 천이 되는 폴링 에지(falling edge)를 감지하면 어드레스 수신을 대기한다. 송신측은 데이터 라인이 로우 레벨로 유지되는 구간에서 클락 라인을 통해 전송되는 펄스의 수를 카운트한다. 수신측은 카운트 결과가 자신의 어드레스에 해당되면 이어 송신측으로부터 데이터라인을 통해 전송되어오는 데이터를 수신한다.The serial data transceiver of the present invention designates the address of a destination using a clock line. In the absence of data transmission and reception, data lines and clock lines connected between the transmitting side and the receiving side maintain high levels, respectively. The sender transitions the clock line to the low level to send the address. The data line then transitions to the low level. The receiving side waits for an address reception when it senses a falling edge at which the data line transitions from the high level to the low level while the clock line is kept at the low level. The transmitting side counts the number of pulses transmitted through the clock line in the period where the data line is maintained at the low level. The receiving side receives data transmitted through the data line from the transmitting side when the count result corresponds to its address.

Description

SERIAL DATA TRANSMISSION / RECEPTION APPARATUS AND METHOD FOR TRANSMITTING / RECEIVIN ADDRESS DATA USING CLOCK LINE

본 발명은 데이터 송수신에 관한 것으로, 좀 더 구체적으로는 직렬의 데이터 송수신에서 클락 라인을 이용하여 목적지의 어드레스를 지정할 수 있는 데이터 송수신 장치 및 방법에 관한 것이다.The present invention relates to data transmission and reception, and more particularly, to a data transmission and reception apparatus and method that can address a destination using a clock line in serial data transmission and reception.

잘 알려진 바와 같이, 데이터 전송은 크게 직렬 방식과 병렬 방식으로 구분된다. 일반저긍로, 디지털 회로를 이용한 로직디바이스나 마이크로컨트롤러간에 상호간 정보교환 및 데이터 기록을 위한 데이터 전송은 직렬 방식이 사용될 수 있다. 하나의 데이터 라인과 하나의 클락 라인으로 구성된 직렬 버스로 상호 접속되는 장치들간에 데이터 전송은 크게 두 단계의 과정을 포함한다. 하나는 목적지를 지정하기 위한 어드레스 데이터를 전송하는 단계이고, 이어 수행되는 단계는 지정된 목적지로의 데이터 전송 단계이다. 어드레스와 데이터는 클락 라인에 인가되는 클락 신호에 동기 되어 전송된다. 그런데 만약, 어드레스 전송에 있어서 클락 라인만을 사용하여 어드레스 데이터를 전송할 수 있다면, 데이터 라인을 사용하지 않음으로 인한 전력 소비를 감소할 수 있을 것이다.As is well known, data transmission is largely divided into serial and parallel methods. In general, data transmission for data exchange and data recording between a logic device or a microcontroller using a digital circuit may be used in a serial manner. Data transfer between devices interconnected by a serial bus consisting of one data line and one clock line involves a two-step process. One is a step of transmitting address data for specifying a destination, and the next step is to transmit data to a designated destination. The address and data are transmitted in synchronization with the clock signal applied to the clock line. However, if address data can be transmitted using only a clock line in address transmission, power consumption due to not using the data line may be reduced.

따라서, 본 발명은 클락 라인을 이용하여 목적지를 선택하기 위한 어드레스를 전송할 수 있는 직렬 데이터 송수신 장치 및 방법을 제공함에 목적이 있다.Accordingly, an object of the present invention is to provide an apparatus and method for transmitting and receiving serial data capable of transmitting an address for selecting a destination using a clock line.

제1도는 본 발명의 바람직한 실시예에 따른 클락 라인을 이용하여 어드레스 데이터를 송수신하는 데이터 송수신 장치를 개략적으로 도시한 블록도.1 is a block diagram schematically showing a data transmission and reception apparatus for transmitting and receiving address data using a clock line according to a preferred embodiment of the present invention.

제2도는 제1도의 데이터 송수신 장치에 의한 데이터 송수신 과정을 도시한 플로우챠트.2 is a flowchart illustrating a data transmission / reception process by the data transmission / reception apparatus of FIG.

제3도는 본 발명의 데이터 송수신 장치에 의한 어드레스 및 데이터 전송시의 클락 라인 및 데이터 라인의 파형 변화를 설명하기 위한 타이밍챠트이다.3 is a timing chart for explaining waveform changes of clock lines and data lines during address and data transmission by the data transmitting and receiving apparatus of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 클락 제어부 110 : 어드레스 발생부100: clock control unit 110: address generating unit

120 : 클락 발생부 130 : 데이터 송수신부120: clock generator 130: data transmission and reception unit

140 : 제1어드레스 감지부 150 : 제1데이터 송수신부140: first address detection unit 150: first data transmission / reception unit

160 : 제N어드레스 감지부 150 : 제N데이터 송수신부160: N-th address detection unit 150: N-th data transmission and reception unit

180 : 제어부180: control unit

상술한 목적을 달성하기 위해 제안된 본 발며의 일 특징에 의하면, 직렬 데이터 송수신 장치는 : 송신측과 수신측간에 접속된 클락 라인에 접속되고, 상기 클락 라인으로 클락 신호를 출력하는 클락 발생부와; 상기 클락 발생부의 클락 발생을 제어하는 클락 제어부와; 어드레스를 발생하여 상기 클락 제어부로 제공하는 어드레스발생부와; 송신측과 수신측간에 접속된 데이터 라인에 접속되고, 데이터를 송수신하는 데이터송수신부와; 데이터 송수신 동작을 제어하는 제어부와, 상기 제어부는; 상기 클락 라인과 상기 데이터 라인을 각각 제1전압 레벨에서 제2전압 레벨로 천이 시켜 수신측으로 어드레스 전송을 예고하고; 이어 상기 어드레스 발생부가 목적지의 어드레스를 발생하도록 제어하고; 상기 클락 제어부에 의해 상기 클락 발생부가 제어되어 상기 어드레스에 대응하는 수의 펄스가 클락 라인으로 출력되면, 상기 데이터 라인을 제1전압 레벨로 천이 시켜 수신측으로 어드레스 전송이 완료되었음을 통보하고; 송신측과 수신측간에 접속된 클락 라인과 데이터 라인에 각각 접속되고, 클락 라인과 데이터 라인의 전압 레벨 변화를 판단하여 송신측의 어드레스 전송 예고를 감지하고, 상기 데이터 라인이 제2전압 레벨인 구간에서 상기 클락 라인을 통해 전송되어오는 펄스의 개수를 카운트하여 어드레스를 감지하는 어드레스 감지부를 포함한다.According to one feature of the present invention proposed to achieve the above object, a serial data transmission and reception apparatus comprising: a clock generator connected to a clock line connected between a transmitting side and a receiving side and outputting a clock signal to the clock line; ; A clock controller which controls the clock generation of the clock generator; An address generator for generating an address and providing the address to the clock controller; A data transmitting / receiving unit connected to a data line connected between a transmitting side and a receiving side and transmitting and receiving data; A control unit for controlling a data transmission / reception operation, and the control unit; Predicting address transmission to a receiving side by transitioning the clock line and the data line from a first voltage level to a second voltage level, respectively; The address generator then controls to generate an address of a destination; When the clock generation unit is controlled by the clock control unit and the number of pulses corresponding to the address is output to the clock line, the data line is shifted to the first voltage level to notify the receiver that the address transmission is completed; A period connected to a clock line and a data line connected between a transmitting side and a receiving side, respectively, determining a change in voltage level of the clock line and the data line to detect an address transmission notice of the transmitting side, and wherein the data line is a second voltage level. And an address detector for counting the number of pulses transmitted through the clock line to detect an address.

이 특징의 바람직한 실시예에서 있어서, 상기 어드레스 감지부는 상기 데이터 라인이 제2전압 레벨인 구간에서 클락 라인을 통해 전송되어오는 펄스의 폴링에지에서 카운트 동작을 한다.In a preferred embodiment of this aspect, the address sensing unit counts at a falling edge of a pulse transmitted through a clock line in a section in which the data line is at a second voltage level.

이 특징의 바람직한 실시예에 있어서, 상기 직렬 데이터 송수신 장치는 앞서 선택된 목적지로 반복하여 데이터를 송신하려는 경우, 상기 데이터 라인이 제2전압 레벨인 구간인 어드레스 전송 구간에서 상기 클락 라인을 통해 펄스를 전송하지 않는다.In a preferred embodiment of this aspect, the serial data transmission / reception apparatus transmits a pulse through the clock line in an address transmission section in which the data line is a second voltage level when repeatedly transmitting data to a previously selected destination. I never do that.

이 특징의 바람직한 실시예에 있어서, 상기 직렬 데이터 송수신 장치는 다수개의 수신측으로 모두 데이터를 전송하려는 경우, 상기 데이터 라인이 제2전압 레벨인 구간인 어드레스 전송 구가에서 상기 클락 라인을 통해 하나의 펄스를 전송한다.In a preferred embodiment of this aspect, when the serial data transmission / reception apparatus intends to transmit data to a plurality of receivers, one pulse is transmitted through the clock line at an address transmission period in which the data line is a second voltage level. Send it.

본 발명의 다른 특징에 의하면, 직렬로 데이터를 송수신하는 직렬 데이터 송수신 장치의 데이터 송수신 방법은 : 상기 클락 라인과 상기 데이터 라인을 제1전압 레벨에서 제2전압 레벨로 천이 하여 수신측으로 어드레스 전송을 예고하는 단계와; 목적지의 어드레스에 대응하는 수의 펄스를 클락 라인을 통해 출력하는 단계와; 데이터 라인을 제1전압 레벨로 천이 하여 수신측으로 어드레스 전송의 완료를 통지하는 단계 및; 데이터 라인으로 데이터를 출력하는 단계롤 포함한다.According to another aspect of the present invention, a data transmission / reception method of a serial data transmission / reception apparatus for serially transmitting / receiving data includes: transmitting an address transmission to a receiving side by transitioning the clock line and the data line from a first voltage level to a second voltage level. Making a step; Outputting through the clock line a number of pulses corresponding to an address of a destination; Transitioning the data line to the first voltage level to notify completion of the address transfer to the receiving side; And outputting data to the data line.

[실시예]EXAMPLE

이하, 제1도 내지 제3도를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 1 to 3.

제1도는 본 발명의 바람직한 실시예에 따른 클락 라인을 이용하여 어드레스 데이터를 송수신하는 데이터 송수신 장치를 개략적으로 도시한 블록도이다. 제1도를 참조하여, 송신측은 클락 제어부(100), 어드레스 발생부(110), 클락 발생부(120), 데이터 송수신부(130) 및, 제어부(180)를 포함하여 구성된다. N개의 수신측은 각각 어드레스 감지부(140,...,160)와 데이터 송수신부(150,...,170)를 포함한다. 송신측의 클락 발생부(120)와 수신측의 어드레스 감지부(140,...,160)는 클락 라인으로 상호 연결된다. 송신측의 데이터 송수신부(130)는 수신측의 데이터 송수신부(150,...,170)와 각각의 어드레스 감지부를 통해 데이터 라인으로 연결된다. 필요에 따라 송신측의 구성과 수신측의 구성을 구별하여 설명하지만, 이는 하나의 데이터 송수신 장치에 구비되는 것이며 이러한 구성을 갖는 각각의 데이터 송수신 장치는 클락 라인과 데이터 라인으로 상호 연결된다. 데이터 전송이 없는 경우 클락 라인 및 데이터 라인은 각각 하이 레벨을 유지한다.1 is a block diagram schematically showing a data transmission and reception apparatus for transmitting and receiving address data using a clock line according to a preferred embodiment of the present invention. Referring to FIG. 1, the transmitting side includes a clock controller 100, an address generator 110, a clock generator 120, a data transceiver 130, and a controller 180. The N receivers each include an address detector 140,..., 160 and a data transceiver 150,..., 170. The clock generator 120 on the transmitting side and the address detectors 140,... 160 on the receiving side are interconnected by a clock line. The data transmitter / receiver 130 of the transmitter is connected to the data line through the data transmitters 150,... Although the configuration of the transmitting side and the receiving side are distinguished from each other as needed, this is provided in one data transmitting and receiving apparatus, and each data transmitting and receiving apparatus having such a configuration is interconnected by a clock line and a data line. In the absence of a data transfer, the clock line and data line are each kept at a high level.

제어부(180)는 전반적인 데이터 전송 동작을 제어한다. 데이터 전송에 아퍼 목적지의 어드레스를 지정하기 위해 제어부(180)는 클락 발생부(120)를 통해 클락 라인을 로우 레벨로 천이 시키고, 이어 데이터 송수신부(130)를 제어하여 데이터 라인을 로우레벨로 천이 시킨다. 각 수신측에 구비된 제1 내지 제N어드레스 감지부(140,...,160)는 클락 라인과 데이터 라인의 변화를 감지하고 어드레스가 전송될 것을 대기하게 된다. 이어서, 제어부(180)는 어드레스 발생부(110)를 제어하여 목적지에 대한 어드레스가 출력되도록 한다. 어드레스 발생부(110)로부터 발생된 어드레스 데이터는 클락 제어부(100)로 제공되고, 클락 제어부(100)는 클락 발생부(120)를 제어하여 어드레스에 해당되는 수만큼의 펄스 신호가 발생되도록 한다.The controller 180 controls the overall data transmission operation. In order to designate the address of the hurt destination in data transmission, the controller 180 transitions the clock line to the low level through the clock generator 120, and then controls the data transceiver 130 to transition the data line to the low level. Let's do it. The first to Nth address detection units 140,..., 160 provided at each receiving side detect a change in the clock line and the data line and wait for an address to be transmitted. Subsequently, the controller 180 controls the address generator 110 to output an address for a destination. The address data generated from the address generator 110 is provided to the clock controller 100, and the clock controller 100 controls the clock generator 120 to generate as many pulse signals corresponding to the address.

이와 같이 데이터 라인이 로우 레벨인 상태에서 클락 라인으로부터 펄스가 발생되게 되면, 수신측의 제1 내지 제N 어드레스 감지부(140,...,160)는 클락 라인을 통해 전송되는 펄스를 카운트한다. 즉, 클락 라인을 통해 전송되는 펄스의 개수를 목적지의 어드레스를 나타내며, 수신측의 각 어드레스 감지부(140,...160)는 클락 라인을 통해 전송되는 펄스의 개수를 카운트한다. 어드레스 전송이 완료되면, 제어부(180)는 데이터 송수신부(130)를 제어하여 데이터 라인을 다시 하이 레벨로 천이 시킨다. 그러면, 수신측의 각각의 어드레스 감지부(140,...,160)는 지금까지 카운트한 결과로 자신의 어드레스가 선택되었는가를 판단한다. 그리고 선택된 수신측은 이어 송신측으로부터 데이터 라인을 통해 전송되어오는 데이터를 수신한다. 데이터 수신동작은 종래의 방법과 동일한 방법에 의해 수행된다.When a pulse is generated from the clock line while the data line is at the low level, the first to Nth address detection units 140,... 160 of the receiving side count pulses transmitted through the clock line. . That is, the number of pulses transmitted through the clock line represents the address of the destination, and each address detecting unit 140,... 160 of the receiving side counts the number of pulses transmitted through the clock line. When the address transmission is completed, the controller 180 controls the data transceiver 130 to transition the data line back to the high level. Then, each address detecting unit 140, ..., 160 on the receiving side determines whether its address has been selected as a result of counting so far. The selected receiving end then receives data transmitted via the data line from the transmitting end. The data receiving operation is performed by the same method as the conventional method.

좀더 구체적으로, 제2도를 참조하여 본 발명의 데이터 송수신 장치에 의한 데이터 송수신 과정을 설명한다. 제2도에는 제1도에 도시된 데이터 송수신 장치에 의한 데이터 송수신 과정이 플로우챠트로 도시되저 있다. 제2도를 참조하여, 데이터 전송 제어가 개시되면 단계 S100에서 수신측의 각각의 어드레스 감지부(140,...,150)는 클락 라인이 로우 레벨이면서 데이터 라인이 로우 레벨로 천이 되는가를 판단한다. 즉, 수신측의 각각의 어드레스 감지부(140,...160)는 클락 라인이 로우 레벨인 상태에서 데이터 라인이 하이 레벨에서 로우 레벨로 천이 되는 폴링 에지를 감지하면 어드레스 전송이 개시될 것으로 판단한다.More specifically, the data transmission and reception process by the data transmission and reception apparatus of the present invention will be described with reference to FIG. 2 is a flowchart illustrating a data transmission / reception process by the data transmission / reception apparatus shown in FIG. 1. Referring to FIG. 2, when the data transfer control is started, each address sensing unit 140,..., 150 on the receiving side determines whether the clock line is low level and the data line is transitioned to low level in step S100. do. That is, each of the address detection units 140, 160 on the receiving side determines that address transmission will start when the falling edge of the data line transitions from the high level to the low level while the clock line is at the low level. do.

단계 S120에서 수신측의 각각의 어드레스 감지부(140,...160)는 클락 라인을 통해 전송되는 펄스를 카운트한다. 즉, 클락 라인이 하이 레벨에서 로우 레벨로 천이 되는 폴링 에지에 따라 카운트 동작을 한다. 수신측의 각각의 어드레스 감지부(140,...160)는 카운트 동작을 하면서 단계 S130에서 클락 라인이 로우 레벨이 상태에서 데이터 라인이 하이 레벨로 천이 되는 라이징 에지가 감지되는가를 판단한다. 즉, 클락 라인을 통한 어드레스 전송이 완료되었는가를 판단한다.In step S120, each of the address detecting units 140, ... 160 at the receiving side counts pulses transmitted through the clock line. That is, the clock line counts according to the falling edge of the transition from the high level to the low level. Each of the address detecting units 140, 160 on the receiving side determines whether a rising edge at which the clock line transitions to the high level while the clock line is at the low level while performing a count operation. That is, it is determined whether the address transmission through the clock line is completed.

어드레스 전송이 완료되면, 수신측의 각각의 어드레스 감지부(140,...160)는 단계 S140 및 단계 S160을 통해 어드레스 카운트 결과를 판단한다. 단계 S140에서는 클락 라인이 하이 레벨에서 로우 레벨로 천이 되는 폴링 에지가 하나도 없었는가를 판단한다. 즉, 펄스 전송이 전혀 없었는가를 판단한다. 펄스 전송이 없는 경우에는 단계 S150으로 진행하여 NULL 어드레스로 판단한다. 이 경우에는 앞서 데이터 전송이 이루어진 수신측이 선택된다. 단계 S160에서는 클락 라인의 폴링 에지가 1번말 감지되었는가를 판단한다. 이 경우에는 단계 S170으로 진행하여 다수개의 수신측 모두가 선택된 것으로 판단한다. 그 외의 경우에 있어서, 단계 S180에서 수신측의 각각의 어드레스 감지부는 고유하게 기억된 어드레스 식별 번호와 클락 라인으로부터 수신된 어들스 번호가 일치되는지 판단하고, 일치된 수신측의 어드레스 감지부는 자신이 선택된 것으로 판단한다. 단계 S190에서는 송신측으로부터 데이터 라인을 통해 데이터 전송이 진행되고, 수신측은 이를 수신한다.When the address transmission is completed, each address detecting unit 140, ... 160 at the receiving side determines the address count result through steps S140 and S160. In step S140, it is determined whether there are any falling edges at which the clock line transitions from the high level to the low level. In other words, it is determined whether there was no pulse transmission at all. If there is no pulse transmission, the flow advances to step S150 to determine a NULL address. In this case, the receiving side to which data transmission has been performed is selected. In step S160, it is determined whether the falling edge of the clock line is detected at the end of the first time. In this case, the flow advances to step S170 where it is determined that all of the plurality of receiving sides have been selected. In other cases, in step S180, each address sensing unit on the receiving side determines whether the uniquely stored address identification number matches the Earth number received from the clock line, and the matched address sensing unit on the receiving side is selected. Judging by it. In step S190, data transmission proceeds from the transmitting side through the data line, and the receiving side receives it.

제3도에는 본 발명의 데이터 송수신 장치에 의한 어드레스 및 데이터 전송시의 클락 라인 및 데이터 라인의 파형 변화를 설명하기 위한 타이밍챠트가 도시되어 있다. 제3도를 참조하여, 구간 A는 NULL 어드레스가 전송된 경우를 보여준다. 클락 라인이 로우 레벨이고 데이터 라인은 한번의 폴링 에지와 한번의 라이징 에지를 갖는다. 구간 B는 대기 구간이다. 구간 C는 클락 라인을 통해 어드레스가 전송된 구간이다. 도시된 바와 같이, 구간 C에서 펄스가 3개 전송되었음으로 어드레스 '3'이 전송되었다. 구간D는 데이터 전송 구간이다. 구간 D는 일반적인 직렬 데이터 전송 프로토콜에 따른 것이다.3 is a timing chart illustrating waveform changes of clock lines and data lines during address and data transmission by the data transmitting and receiving apparatus of the present invention. Referring to FIG. 3, interval A shows a case where a NULL address is transmitted. The clock line is low level and the data line has one falling edge and one rising edge. Section B is a waiting section. Section C is a section in which an address is transmitted through the clock line. As shown, the address '3' was transmitted because three pulses were transmitted in the interval C. Section D is a data transmission section. Interval D is according to the general serial data transmission protocol.

이상과 같은 본 발명에 의하면, 직렬의 데이터 송수신에 있어서 클락 라인을 이용하여 목적지의 어드레스를 지정할 수 있으며, 데이터 라인을 사용하지 않음으로 전력 소비를 감소할 수 있다.According to the present invention as described above, the address of the destination can be specified using a clock line in serial data transmission and reception, and power consumption can be reduced by not using the data line.

Claims

A serial data transceiver; A clock generator connected to a clock line connected between the transmitting side and the receiving side and outputting a clock signal to the clock line; A clock controller which controls the clock generation of the clock generator; An address generator for generating an address and providing the address to the clock controller; A data transmitting / receiving unit connected to a data line connected between a transmitting side and a receiving side and transmitting and receiving data; A control unit for controlling a data transmission / reception operation, and the control unit; Predicting address transmission to a receiving side by transitioning the clock line and the data line from a first voltage level to a second voltage level, respectively; The address generator then controls to generate an address of a destination; When the clock generation unit is controlled by the clock control unit and the number of pulses corresponding to the address is output to the clock line, the data line is shifted to the first voltage level to notify that the address transmission is completed by reception; A period connected to a clock line and a data line connected between a transmitting side and a receiving side, respectively, determining a change in voltage level of the clock line and the data line to detect an address transmission notice of the transmitting side, and wherein the data line is a second voltage level. And an address sensing unit for counting the number of pulses transmitted through the clock line to sense an address.

The serial data transmitting / receiving device of claim 1, wherein the address detecting unit performs a counting operation on a falling edge of a pulse transmitted through a clock line in a section in which the data line is at a second voltage level.

The apparatus of claim 1, wherein the serial data transmission / reception apparatus does not transmit a pulse through the clock line in an address transmission section in which the data line is a second voltage level when repeatedly transmitting data to a previously selected destination. A serial data transceiver.

The apparatus of claim 1, wherein the serial data transmitting / receiving apparatus transmits one pulse through the clock line in an address transmission section in which the data line is a second voltage level when all data is transmitted to a plurality of receiving sides. A serial data transceiver.

A data transmitting / receiving method of a serial data transmitting / receiving autonomy for transmitting and receiving data serially; Translating the clock line and the data line from a first voltage level to a second voltage level to predict an address transfer to a receiving side; Outputting through the clock line a number of pulses corresponding to an address of a destination; Transitioning the data line to the first voltage level to notify completion of the address transfer to the receiving side; And outputting data to a data line.