RU2003103297A - METHOD FOR PERFORMING RECORDING AND READING OPERATIONS IN MEMORY WITH PASSIVE MATRIX ADDRESSING AND DEVICE FOR IMPLEMENTING THIS METHOD - Google Patents

METHOD FOR PERFORMING RECORDING AND READING OPERATIONS IN MEMORY WITH PASSIVE MATRIX ADDRESSING AND DEVICE FOR IMPLEMENTING THIS METHOD

Info

Publication number
RU2003103297A
RU2003103297A RU2003103297/09A RU2003103297A RU2003103297A RU 2003103297 A RU2003103297 A RU 2003103297A RU 2003103297/09 A RU2003103297/09 A RU 2003103297/09A RU 2003103297 A RU2003103297 A RU 2003103297A RU 2003103297 A RU2003103297 A RU 2003103297A
Authority
RU
Russia
Prior art keywords
memory cells
specified
control
dynamic response
cells
Prior art date
Application number
RU2003103297/09A
Other languages
Russian (ru)
Other versions
RU2239888C1 (en
Inventor
Пер-Эрик НОРДАЛ
Пер БРЁМС
Матс ЙОХАНССОН
Ханс Гуде Гудесен
Original Assignee
Тин Филм Электроникс Аса
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from NO20003507A external-priority patent/NO312698B1/en
Application filed by Тин Филм Электроникс Аса filed Critical Тин Филм Электроникс Аса
Publication of RU2003103297A publication Critical patent/RU2003103297A/en
Application granted granted Critical
Publication of RU2239888C1 publication Critical patent/RU2239888C1/en

Links

Claims (18)

1. Способ выполнения операций записи и считывания в памяти с пассивной матричной адресацией, образованной набором ячеек памяти, содержащих электрически поляризуемый материал, обладающий свойством остаточной поляризации, предпочтительно электрет или ферроэлектрик, причем логическое значение, хранящееся в ячейке памяти, выражается действительным состоянием поляризации в данной ячейке и определяется по потоку зарядов в ячейку или из нее в ответ на подачу напряжений к числовым и разрядным шинам, служащим для адресации ячеек памяти, образующих указанный набор, а определение потока зарядов предпочтительно основывается на детектировании компонента потока заряда, обусловленного изменением поляризации в указанном поляризуемом материале, тогда как операции записи и считывания осуществляются под управлением контура управления, отличающийся тем, что регистрируют динамический отклик в форме изменения потока заряда для одной или более ячеек памяти во время операции записи или считывания с ограничением степени поляризации поляризуемого материала во время каждого цикла записи или считывания значением, зависящим от зарегистрированного динамического отклика, определенного контуром управления, при этом управление операциями считывания и записи осуществляют в соответствии с информацией о действительных мгновенных значениях указанного отклика при нахождении указанного значения в интервале между уровнем, превышающим нулевой, и верхним пределом, который выбирают меньшим, чем уровень насыщения поляризации, и соответствующим заданному критерию надежности определения логического состояния ячейки памяти.1. A method of performing write and read operations in memory with a passive matrix addressing formed by a set of memory cells containing an electrically polarizable material having the property of residual polarization, preferably an electret or a ferroelectric, and the logical value stored in the memory cell is expressed by the actual state of polarization in this cell and is determined by the flow of charges into or out of the cell in response to the supply of voltages to the numerical and bit buses serving to address the memory cells, the image the specified set, and the determination of the charge flow is preferably based on the detection of the charge flow component due to a change in polarization in the specified polarizable material, while the write and read operations are carried out under the control of the control circuit, characterized in that they record a dynamic response in the form of a change in charge flow for one or more memory cells during a write or read operation with a limitation of the degree of polarization of the polarizable material during each recording cycle and or reading a value depending on the registered dynamic response determined by the control loop, while controlling the read and write operations is carried out in accordance with information about the actual instantaneous values of the specified response when the specified value is in the interval between the level exceeding zero and the upper limit, which choose less than the level of saturation of the polarization, and corresponding to a given criterion of reliability of determining the logical state of the memory cell. 2. Способ по п.1, отличающийся тем, что логическое состояние ячейки памяти определяют путем подачи одного или более импульсов напряжения, характеристиками которого (которых) управляют посредством контура управления.2. The method according to claim 1, characterized in that the logical state of the memory cell is determined by applying one or more voltage pulses, the characteristics of which (which) are controlled by a control loop. 3. Способ по п.2, отличающийся тем, что определяют историю адресации к памяти по зарегистрированному воздействию на ячейки памяти факторов, способствующих развитию усталости и импринтинга и/или по информации об указанном динамическом отклике, получаемой от одной или более контрольных ячеек или пар контрольных ячеек и/или от одной или более ячеек памяти или пар ячеек памяти в матрице, и определяют заданные критерии определения и/или информацию об указанном динамическом отклике в качестве основы выработки критериев управления для того, чтобы настроить характеристики указанного импульса или импульсов напряжения.3. The method according to claim 2, characterized in that the history of memory addressing is determined by the recorded effect on the memory cells of factors contributing to the development of fatigue and imprinting and / or according to information about the specified dynamic response received from one or more control cells or pairs of control cells and / or from one or more memory cells or pairs of memory cells in the matrix, and determine the specified determination criteria and / or information about the specified dynamic response as the basis for the development of control criteria so that s adjust the characteristics of said voltage pulse or pulses. 4. Способ по п.3, отличающийся тем, что в историю адресации включают накопленное количество циклов считывания-записи и/или длительность состояния импринтинга для конкретных ячеек памяти или групп конкретных ячеек памяти.4. The method according to claim 3, characterized in that the addressing history includes the accumulated number of read-write cycles and / or the duration of the imprinting state for specific memory cells or groups of specific memory cells. 5. Способ по п.3, отличающийся тем, что в информацию о динамическом отклике включают информацию о зарегистрированной характеристике указанного отклика ячеек памяти.5. The method according to claim 3, characterized in that the information about the dynamic response include information about the registered characteristic of the specified response of the memory cells. 6. Способ по п.3, отличающийся тем, что информацию о динамическом отклике получают путем регистрации динамического отклика для, по меньшей мере, одной пары контрольных ячеек в матрице, причем одна контрольная ячейка в каждой такой паре соответствует логическому нулю, а вторая - логической единице.6. The method according to claim 3, characterized in that information about the dynamic response is obtained by registering a dynamic response for at least one pair of control cells in the matrix, with one control cell in each such pair corresponding to logical zero and the second logical unit. 7. Способ по п.5 или 6, отличающийся тем, что производят, с использованием контура управления, непрерывный или периодический анализ статистической или систематической шумовой составляющей в зарегистрированном динамическом отклике указанных контрольных ячеек или адресуемых ячеек памяти и используют результаты указанного анализа в качестве данных, подаваемых на вход алгоритма управления протоколом считывания-записи.7. The method according to claim 5 or 6, characterized in that, using the control loop, a continuous or periodic analysis of the statistical or systematic noise component in the recorded dynamic response of said control cells or addressable memory cells is performed, and the results of said analysis are used as data, fed to the input of the control algorithm of the read-write protocol. 8. Способ по п.7, отличающийся тем, что указанный анализ шумовых составляющих производят на основе статистического разброса динамических откликов, полученных от ячеек памяти, находящихся в известных логических состояниях, от единичных, многократно адресуемых ячеек памяти и/или от набора аналогичных, но физически различных ячеек памяти.8. The method according to claim 7, characterized in that the analysis of noise components is based on a statistical spread of dynamic responses received from memory cells in known logical states, from single, multiple addressable memory cells and / or from a set of similar, but physically different memory cells. 9. Способ по п.3, отличающийся тем, что при использовании критериев управления, основанных на информации о динамическом отклике, придают одному или более импульсам напряжения форму ступени с изменяющейся длительностью, которая задается указанным контуром управления.9. The method according to claim 3, characterized in that when using the control criteria based on the dynamic response information, one or more voltage pulses is given a step shape with a varying duration, which is specified by the specified control loop. 10. Способ по п.3, отличающийся тем, что при использовании критериев управления, основанных на информации о динамическом отклике, регистрируют, посредством указанного контура управления, уровни плато, соответствующих значениям σнасыщ и σфон откликов в форме изменения потока заряда в ячейках, представляющих логический ноль и логическую единицу соответственно в различные моменты времени на протяжении жизненного цикла запоминающего устройства.10. The method according to claim 3, characterized in that when using control criteria based on information about the dynamic response, register, by means of the specified control loop, the plateau levels corresponding to the values of σ sat and σ background of responses in the form of changes in the charge flow in the cells, representing logical zero and logical unit, respectively, at different points in time throughout the life cycle of the storage device. 11. Способ по п.3, отличающийся тем, что при использовании критериев управления, основанных на информации о динамическом отклике, генерируют посредством контура управления пороговое значение для принятия решения о логических состояниях указанных ячеек памяти в указанной матрице, которое соответствует σпор=(σнасыщфон)/2.11. The method according to claim 3, characterized in that when using the control criteria based on the dynamic response information, a threshold value is generated by the control loop for deciding on the logical states of the indicated memory cells in the specified matrix, which corresponds to σ pore = (σ sat + σ background ) / 2. 12. Способ по п.3, отличающийся тем, что в контуре управления используют информацию о динамическом отклике, приобретаемую в результате регистрации динамического отклика группы ячеек памяти, расположенных в случайно выбранных местах матричной памяти.12. The method according to claim 3, characterized in that the control loop uses dynamic response information acquired by registering a dynamic response of a group of memory cells located in randomly selected locations of the matrix memory. 13. Устройство для выполнения операций записи и считывания, содержащее, по меньшей мере, одну память с матричной адресацией, образованную набором ячеек памяти, содержащих электрически поляризуемый материал, обладающий свойством остаточной поляризации, предпочтительно ферроэлектрик, причем логическое значение, хранящееся в ячейке памяти, выражается состоянием поляризации в индивидуальных, по отдельности выбираемых ячейках памяти и определяется по потоку зарядов в ячейку или из нее в ответ на подачу напряжений на числовые и разрядные шины, служащие для адресации ячеек памяти, образующих указанный набор, а определение потока зарядов предпочтительно основано на детектировании компонента потока заряда, обусловленного изменением поляризации в указанном поляризуемом материале, отличающееся тем, что содержит контур регистрации динамического отклика в форме изменения потока заряда от одной или более ячеек памяти во время операции записи или считывания и регулировки указанных напряжений для ограничения степени изменения поляризации в указанном поляризуемом материале до заданного значения и контур управления указанными операциями считывания и записи в соответствии с действительными мгновенными значениями динамического отклика, причем указанное заданное значение находится в интервале между уровнем, превышающим нулевой, и верхним пределом, который выбран меньшим, чем уровень насыщения поляризации.13. A device for performing write and read operations, containing at least one memory with matrix addressing formed by a set of memory cells containing an electrically polarizable material having the property of residual polarization, preferably a ferroelectric, and the logical value stored in the memory cell is expressed the state of polarization in individual, individually selected memory cells and is determined by the flow of charges into or out of the cell in response to the supply of voltages to the numerical and bit circuits s, used to address the memory cells forming the specified set, and the determination of the charge flow is preferably based on the detection of the charge flow component due to a change in polarization in the specified polarizable material, characterized in that it contains a dynamic response recording circuit in the form of a change in charge flow from one or more memory cells during the operation of writing or reading and adjusting the indicated voltages to limit the degree of change in polarization in the specified polarizable material to adannogo value and said control circuit reading and writing operations according to the actual instantaneous values of the dynamic response, said predetermined value is in the range between level greater than zero and an upper limit which is chosen less than the saturation polarization. 14. Устройство по п.13, отличающееся тем, что указанный набор ячеек памяти содержит контрольные ячейки с известными логическими состояниями.14. The device according to item 13, wherein the specified set of memory cells contains control cells with known logical states. 15. Устройство по п.14, отличающееся тем, что указанные контрольные ячейки локализованы парами, причем одна контрольная ячейка в паре соответствует логическому нулю, а вторая - логической единице.15. The device according to 14, characterized in that said control cells are localized in pairs, moreover, one control cell in a pair corresponds to a logical zero, and the second to a logical unit. 16. Устройство по п.14, отличающееся тем, что указанные контрольные ячейки распределены по объему указанного набора.16. The device according to 14, characterized in that the said control cells are distributed over the volume of the specified set. 17. Устройство по п.15 или 16, отличающееся тем, что из числа указанных контрольных ячеек выбраны ячейки, предназначенные для отслеживания эволюции усталости и импринтинга конкретных групп ячеек памяти в указанном наборе путем оказания на них воздействия с историей изменения поляризации и операций переключения, сходной с аналогичной историей для указанных групп ячеек памяти.17. The device according to p. 15 or 16, characterized in that among the specified control cells are selected cells designed to track the evolution of fatigue and imprinting specific groups of memory cells in the specified set by influencing them with a history of polarization changes and switching operations similar with a similar history for the indicated groups of memory cells. 18. Устройство по п.17, отличающееся тем, что указанные группы ячеек памяти локализованы на одной числовой или разрядной шине или на нескольких числовых или разрядных шинах.18. The device according to claim 17, characterized in that said groups of memory cells are localized on one numerical or bit bus or on several numerical or bit buses.
RU2003103297/09A 2000-07-07 2001-07-06 Method for performing operations for recording and reading in memory with passive matrix addressing and device for realization of said method RU2239888C1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NO20003507 2000-07-07
NO20003507A NO312698B1 (en) 2000-07-07 2000-07-07 Method for performing write and read operations in a passive matrix memory and apparatus for performing the method

Publications (2)

Publication Number Publication Date
RU2003103297A true RU2003103297A (en) 2004-08-20
RU2239888C1 RU2239888C1 (en) 2004-11-10

Family

ID=19911358

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2003103297/09A RU2239888C1 (en) 2000-07-07 2001-07-06 Method for performing operations for recording and reading in memory with passive matrix addressing and device for realization of said method

Country Status (13)

Country Link
US (1) US6606261B2 (en)
EP (1) EP1323167B1 (en)
JP (1) JP4542744B2 (en)
KR (1) KR100522286B1 (en)
CN (1) CN1440554B (en)
AT (1) ATE291272T1 (en)
AU (2) AU2001290357B2 (en)
CA (1) CA2415661C (en)
DE (1) DE60109472T2 (en)
ES (1) ES2237599T3 (en)
NO (1) NO312698B1 (en)
RU (1) RU2239888C1 (en)
WO (1) WO2002005288A1 (en)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756620B2 (en) * 2001-06-29 2004-06-29 Intel Corporation Low-voltage and interface damage-free polymer memory device
US6624457B2 (en) 2001-07-20 2003-09-23 Intel Corporation Stepped structure for a multi-rank, stacked polymer memory device and method of making same
US20030039233A1 (en) * 2001-08-14 2003-02-27 Aharon Satt Estimation of resources in cellular networks
US6759249B2 (en) * 2002-02-07 2004-07-06 Sharp Laboratories Of America, Inc. Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory
JP4282951B2 (en) * 2002-05-31 2009-06-24 パイオニア株式会社 SEMICONDUCTOR STORAGE ELEMENT, LIFE OPERATION STARTING DEVICE, AND INFORMATION RECORDING MEDIUM HAVING THE SEMICONDUCTOR STORAGE ELEMENT
NO317905B1 (en) 2002-09-11 2004-12-27 Thin Film Electronics Asa Method for operating ferroelectric or electret memory device and a device of this kind
NO320017B1 (en) 2003-03-26 2005-10-10 Thin Film Electronics Asa Detection amplifier systems and matrix addressable memory devices with ± n of these
NO324607B1 (en) * 2003-11-24 2007-11-26 Thin Film Electronics Asa Method of operating a data storage device using passive matrix addressing
NO322040B1 (en) 2004-04-15 2006-08-07 Thin Film Electronics Asa Bimodal operation of ferroelectric and electret memory cells and devices
NO324029B1 (en) 2004-09-23 2007-07-30 Thin Film Electronics Asa Reading method and detection device
JP4148210B2 (en) * 2004-09-30 2008-09-10 ソニー株式会社 Memory device and semiconductor device
US20060215437A1 (en) * 2005-03-28 2006-09-28 Trika Sanjeev N Recovering from memory imprints
US20070041233A1 (en) * 2005-08-19 2007-02-22 Seagate Technology Llc Wake-up of ferroelectric thin films for probe storage
US7554832B2 (en) * 2006-07-31 2009-06-30 Sandisk 3D Llc Passive element memory array incorporating reversible polarity word line and bit line decoders
US8279704B2 (en) * 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
EP1944763A1 (en) 2007-01-12 2008-07-16 STMicroelectronics S.r.l. Reading circuit and method for data storage system
US7420836B1 (en) * 2007-02-13 2008-09-02 International Business Machines Corporation Single-ended memory cell with improved read stability and memory using the cell
US7778098B2 (en) * 2007-12-31 2010-08-17 Cypress Semiconductor Corporation Dummy cell for memory circuits
CN101222686B (en) * 2008-01-25 2011-08-10 中兴通讯股份有限公司 State report method of mobile terminal
JP4626832B2 (en) * 2008-07-10 2011-02-09 セイコーエプソン株式会社 Method for driving ferroelectric memory device, ferroelectric memory device and electronic apparatus
KR100934159B1 (en) * 2008-09-18 2009-12-31 한국과학기술원 Ferroelectric or electret memory apparatus
DE102011010946B4 (en) * 2011-02-10 2014-08-28 Texas Instruments Deutschland Gmbh A semiconductor device and method for identifying and correcting a bit error in an FRAM memory unit of a semiconductor device
US9886571B2 (en) 2016-02-16 2018-02-06 Xerox Corporation Security enhancement of customer replaceable unit monitor (CRUM)
US9697913B1 (en) * 2016-06-10 2017-07-04 Micron Technology, Inc. Ferroelectric memory cell recovery
US9613676B1 (en) * 2016-06-29 2017-04-04 Micron Technology, Inc. Writing to cross-point non-volatile memory
US10978169B2 (en) 2017-03-17 2021-04-13 Xerox Corporation Pad detection through pattern analysis
US10497521B1 (en) 2018-10-29 2019-12-03 Xerox Corporation Roller electric contact
KR102634809B1 (en) * 2018-11-23 2024-02-08 에스케이하이닉스 주식회사 Electronic apparatus and operating method thereof
JP2022052154A (en) 2020-09-23 2022-04-04 キオクシア株式会社 Semiconductor storage device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5206829A (en) * 1990-10-24 1993-04-27 Sarita Thakoor Thin film ferroelectric electro-optic memory
JPH0677434A (en) * 1992-08-27 1994-03-18 Hitachi Ltd Semiconductor memory device
JP3279025B2 (en) * 1993-12-22 2002-04-30 株式会社日立製作所 Semiconductor memory
US5898607A (en) * 1994-09-14 1999-04-27 Hitachi, Ltd. Recording/reproducing method and recording/reproducing apparatus
JPH098247A (en) * 1995-06-15 1997-01-10 Hitachi Ltd Semiconductor storage device
JPH0963294A (en) * 1995-08-28 1997-03-07 Olympus Optical Co Ltd Ferroelectric substance memory and recorder using it
EP0767464B1 (en) * 1995-09-08 2003-11-19 Fujitsu Limited Ferroelectric memory and method of reading out data from the ferroelectric memory
JP3875416B2 (en) * 1998-11-11 2007-01-31 富士通株式会社 Ferroelectric memory device

Similar Documents

Publication Publication Date Title
RU2003103297A (en) METHOD FOR PERFORMING RECORDING AND READING OPERATIONS IN MEMORY WITH PASSIVE MATRIX ADDRESSING AND DEVICE FOR IMPLEMENTING THIS METHOD
JP4542744B2 (en) Method for performing read and write operations of a passive matrix memory and apparatus for performing said method
US5532953A (en) Ferroelectric memory sensing method using distinct read and write voltages
AU2001290357A1 (en) A method for performing write and read operations in a passive matrix memory, and apparatus for performing the method
RU2006139054A (en) BIMODAL FUNCTIONING MODE OF FERROELECTRIC AND ELECTRIC MEMORY CELLS AND REMEMBERED DEVICES ON THEIR BASIS
JP2007512655A5 (en)
JP2013033588A (en) Method for reading passive matrix-addressable device and device for performing this method
CN1115694C (en) Non-volatile memory device and its testing method
KR960004739B1 (en) Method and arrangement for testing megabit memory modules with arbitrary test patterns in a multiple bit test mode
KR102407660B1 (en) Subthreshold leakage current tracking
US6779136B2 (en) Method for testing the refresh device of an information memory
JP2001135072A (en) Integrated memory
CN110928490B (en) Data storage method and device
US11862226B2 (en) Systems and methods for pre-read scan of memory devices
US11380411B2 (en) Threshold voltage drift tracking systems and methods
US20230368831A1 (en) Memory cell sensing using two step word line enabling
CN110660432B (en) Resistive memory and writing method
SU900316A1 (en) Reprogrammable fixed storage
WO2021144646A1 (en) Synapse weight update compensation
KR20070094646A (en) Method for operating a passive matrix-addressable ferroelectric or electret memory device
CN113921059A (en) Crossbar array device and writing method thereof
JP2004288276A (en) Ferroelectric storage device
KR950023284A (en) Semiconductor memory