RU2002130553A

RU2002130553A - Устройство для определения оптимального периода технического обслуживания изделия

Info

Publication number: RU2002130553A
Application number: RU2002130553/09A
Authority: RU
Inventors: Владимир Дмитриевич Гришин; Юрий Сергеевич Мануйлов; Сергей Владимирович Яковлев
Original assignee: Военный инженерно-космический университет им. А.Ф. Можайского
Filing date: 2002-11-14
Publication date: 2004-08-27

Claims

1. Устройство для определения оптимального периода технического обслуживания изделия, содержащее первый блок умножения, первый вход которого подключен к четвертому входу устройства, седьмой вход которого соединен с первым входом второго блока умножения, второй вход которого соединен с выходом блока нелинейности и со вторыми входами интегратора и первого блока умножения, а выход – со вторым входом второго сумматора, выход которого через третий элемент задержки подключен к информационному входу третьего элемента памяти, а первый вход – к восьмому входу устройства, пятый вход которого соединен с первым входом четвертого элемента памяти, выход которого подключен к первому входу блока нелинейности, а второй вход связан с выходом первого триггера, с входом первого датчика времени, со вторым входом блока нелинейности, с первым входом второго триггера и с первым входом интегратора, выход которого подключен ко второму входу четвертого блока умножения, к первому входу блока деления и ко второму входу третьего сумматора, первый вход которого связан непосредственно с выходом первого датчика времени и через второй элемент задержки с информационным входом второго элемента памяти, а выход – со вторым входом третьего блока умножения, первый вход которого является третьим входом устройства, а выход подключен к третьему входу первого сумматора, первый вход которого является вторым входом устройства, второй вход соединен с выходом первого блока умножения, а выход соединен со вторым входом пятого сумматора, выход которого через четвертый элемент задержки подключен к информационному входу первого элемента памяти, а первый вход – к выходу четвертого блока умножения, первый вход которого является первым входом устройства шестой вход которого соединен с первым входом элемента ИЛИ, выход которого подключен ко второму входу первого триггера, а второй вход – к выходу второго компаратора, один вход которого соединен с выходом третьего элемента памяти, а другой вход - с выходом второго датчика времени, вход которого подключен к выходу второго триггера и к управляющим входам одновибратора, первого триггера, первого, второго и третьего элементов памяти и первого ключа, информационный вход которого соединен с выходом второго элемента памяти, а выход является первым выходом устройства, вторым выходом которого является выход третьего компаратора, первый вход которого соединен с девятым входом устройства, а второй вход подключен к выходу четвертого (накапливающего) сумматора, один вход которого соединен с выходом первого элемента памяти, а другой вход – с выходом одновибратора, выход блока деления подключен непосредственно к одному входу и через первый элемент задержки к другому входу первого компаратора, выход которого соединен со вторым входом второго триггера, отличающееся тем, что в него введены пятый элемент задержки, пятый элемент памяти, второй ключ и шестой (накапливающий) сумматор, причем второй выход устройства соединен с управляющим входом второго ключа, выход которого является третьим выходом устройства, а информационный вход соединен с выходом шестого (накапливающего) сумматора, управляющий вход которого подключен к выходу одновибратора, а информационный вход – к выходу пятого элемента памяти, управляющий вход которого соединен с выходом второго триггера, а информационный вход через пятый элемент задержки с первым входом блока деления, второй вход которого подключен к выходу пятого сумматора.

2. Устройство по п.1, отличающееся тем, что накапливающий сумматор содержит сумматор, первый вход которого является информационным входом накапливающего сумматора, а выход соединен с информационным входом первого элемента памяти, управляющий вход которого является управляющим входом накапливающего сумматора, и через элемент НЕ соединен с управляющим входом второго элемента памяти, информационный вход которого соединен с выходом первого элемента памяти, а выход является выходом накапливающего сумматора и соединен со вторым входом сумматора.