Claims (1)
Отказоустойчивое оперативное запоминающее устройство содержащее, исходный вычислительный канал, избыточный вычислительный канал, первое кодирующее устройство, блок вычисления синдрома, первый дешифратор, корректор, отличающееся тем, что дополнительно содержит второе кодирующее устройство, с первого по десятый элементы ИЛИ, с первого по четвертый элементы задержки, элемент И, блок элементов И, RS-триггер, регистр, с первого по четвертый блоки элементов неравнозначности, второй дешифратор, элемент НЕ, блок хранения поправок, блок вычисления признака поправки, причем адресные входы подключены к первым входам исходного вычислительного канала, информационные входы через первый и второй элементы ИЛИ подключены ко вторым входам исходного вычислительного канала и к первым входам первого кодирующего устройства, подключенного своими выходами через третий и четвертый элементы ИЛИ к первым входам избыточного вычислительного канала, вход установки в исходное состояние через пятый элемент ИЛИ подключен к нулевым входам регистра и RS-триггера, вход считывание подключен к входу запись регистра, через седьмой элемент ИЛИ к третьему входу исходного вычислительного канала, к второму входу избыточного вычислительного канала и через первый элемент задержки к единичному входу RS-триггера, вход запись через шестой элемент ИЛИ подключен к четвертому входу исходного вычислительного канала, третьему входу избыточного вычислительного канала, выходы исходного вычислительного канала подключены ко вторым входам регистра, к первым входам блока вычисления синдрома и к первым входам первого блока элементов неравнозначности, выходы избыточного вычислительного канала подключены к вторым входам блока вычисления синдрома, к третьим входам регистра и к первым входам второго блока элементов неравнозначности, выходы блока вычисления синдрома подключены к четвертым входам регистра, единичный выход RS-триггера подключен к входу считывание регистра, через второй элемент задержки к первому входу корректора, через третий элемент задержки к второму входу пятого элемента ИЛИ, через четвертый элемент задержки к второму входу седьмого элемента ИЛИ, первая группа выходов регистра подключена к вторым входам с первого по четвертый элементов ИЛИ, вторая группа выходов регистра подключена к вторым входам первого блока элементов неравнозначности и к вторым входам корректора, третья и четвертая группы выходов регистра подключены соответственно к вторым входам второго блока элементов неравнозначности и к первым входам третьего блока элементов неравнозначности, выход первого блока элементов неравнозначности к входам второго кодирующего устройства, к входам элемента И, к входам девятого элемента ИЛИ, к первым входам четвертого блока элементов неравнозначности и к первым входам блока вычисления признака поправки, выходы восьмого элемента ИЛИ, девятого элемента ИЛИ и элемента И подключены к входам первого дешифратора, первый выход которого через элемент НЕ подключен к первому входу блока элементов И, а вторая группа выходов подключена к входам десятого элемента ИЛИ, выходы третьего блока элементов неравнозначности подключена к входам второго дешифратора, подключенного своими выходами ко входам блока хранения поправок, выходы которого подключены ко вторым входам блока вычисления признака поправки, соединенного своими выходами со вторыми входами четвертого блока элементов неравнозначности, выходы четвертого блока элементов неравнозначности через блок элементов И подключены к третьим входам корректора, выходы которого являются информационными выходами устройства, выход десятого элемента ИЛИ является выходом формирования сигнала "Отказ устройства".A fault-tolerant random access memory containing the original computing channel, the redundant computing channel, the first coding device, the syndrome calculation unit, the first decoder, the corrector, characterized in that it further comprises a second encoding device, from the first to tenth elements OR, from the first to fourth delay elements , element AND, block of elements AND, RS-trigger, register, first to fourth blocks of unequal elements, second decoder, element NOT, storage unit for corrections, unit calculated a sign of correction, wherein the address inputs are connected to the first inputs of the original computing channel, the information inputs through the first and second OR elements are connected to the second inputs of the original computing channel and to the first inputs of the first encoding device, connected by its outputs through the third and fourth OR elements to the first inputs redundant computing channel, the installation input to the initial state through the fifth element OR is connected to the zero inputs of the register and RS-trigger, the read input is connected to the input for register, through the seventh OR element to the third input of the original computing channel, to the second input of the redundant computing channel and through the first delay element to the single input of the RS trigger, the recording input through the sixth OR element is connected to the fourth input of the original computing channel, the third input of the excess computing channel, the outputs of the original computing channel are connected to the second inputs of the register, to the first inputs of the block computing the syndrome and to the first inputs of the first block of unequal elements, the strokes of the redundant computing channel are connected to the second inputs of the syndrome calculation unit, to the third inputs of the register and to the first inputs of the second block of discontinuity elements, the outputs of the syndrome calculation unit are connected to the fourth inputs of the register, the single output of the RS-trigger is connected to the register reading input, through the second delay element to the first input of the corrector, through the third delay element to the second input of the fifth OR element, through the fourth delay element to the second input of the seventh OR element, the first group of outputs p the register is connected to the second inputs from the first to fourth OR elements, the second group of register outputs is connected to the second inputs of the first block of unequal elements and the third inputs of the corrector, the third and fourth groups of register outputs are connected respectively to the second inputs of the second block of unequal elements and to the first inputs of the third block of disambiguation elements, the output of the first block of discontinuity elements to the inputs of the second encoding device, to the inputs of the AND element, to the inputs of the ninth OR element, to the first the inputs of the fourth block of disambiguation elements and to the first inputs of the correction attribute calculation unit, the outputs of the eighth OR element, the ninth OR element, and the AND element are connected to the inputs of the first decoder, the first output of which through the element is NOT connected to the first input of the block of AND elements, and the second group of outputs is connected to the inputs of the tenth OR element, the outputs of the third block of disambiguation elements are connected to the inputs of the second decoder, connected by its outputs to the inputs of the amendment storage unit, the outputs of which are connected the output of the fourth block of disambiguity elements through the block of AND elements connected to the third inputs of the corrector, the outputs of which are information outputs of the device, the output of the tenth element OR is the output of signal generation Device Failure.