Claims (7)
1. Устройство для съемки изображений, содержащее совокупность сенсорных элементов (СЭ) в виде растра, при этом для каждого сенсорного элемента интегрирован соответствующий процессорный элемент (ПЭ) соответственно растру, каждый процессорный элемент имеет блок запоминающих устройств (ЗУ) для запоминания значений и каждый процессорный элемент со смежными с ним в растре процессорными элементами связан таким образом, что может принимать значения процессорных элементов, выдаваемые этими соседними процессорными элементами, отличающееся тем, что растр является шестиугольным и выполнен таким образом, что может служить для снятия отпечатка пальца, в достаточной степени различающегося для идентификации личности, сенсорные элементы выполнены для емкостного измерения внутри структурированного электропроводящего слоя, сенсорные элементы или соответственно соотнесенные с ними процессорные элементы имеют схемы, с помощью которых генерируются логический "0" или логическая "1" в зависимости от емкости, определенной сенсорным элементом, процессорные элементы выполнены с возможностью запоминания логического "0" или логической "1", и каждый процессорный элемент предназначен для выполнения алгоритмов, с помощью которых a) запомненное значение с "1" устанавливается на "0", если по крайней мере один связанный процессорный элемент передает значение "1", b) запомненное значение с "0" устанавливается на "1", если по меньшей мере пять связанных процессорных элементов передают значение "1", или c) запомненное значение с "1" устанавливается на "0", если по меньшей мере два связанных процессорных элемента передают значение "1", или d) запомненное значение с "1" устанавливается на "0", если два связанных процессорных элемента первой пары передают значение "1", и два связанных процессорных элемента второй пары передают значение "0", и если принадлежащие к той же самой паре связанные процессорные элементы в растре являются смежными по отношению друг к другу и несмежными по отношению к процессорным элементам соответствующей другой пары.1. A device for capturing images containing a set of sensor elements (SE) in the form of a raster, while for each sensor element the corresponding processor element (PE) is integrated according to the raster, each processor element has a block of storage devices (memory) for storing values and each processor an element with processor elements adjacent to it in the raster is connected in such a way that it can take the values of processor elements generated by these neighboring processor elements, characterized in that the raster is hexagonal and is designed in such a way that it can be used to take a fingerprint that is sufficiently different for identification, the sensor elements are made for capacitive measurement inside a structured conductive layer, the sensor elements or the corresponding processor elements have circuits with by means of which a logical "0" or logical "1" is generated depending on the capacity determined by the sensor element, the processor elements are made with the possibility of The logic memory is “0” or logical “1”, and each processor element is designed to execute algorithms by which a) the stored value from “1” is set to “0” if at least one associated processor element transmits the value “1 ", b) the stored value from" 0 "is set to" 1 "if at least five associated processor elements transmit the value" 1 ", or c) the stored value from" 1 "is set to" 0 "if at least two related processor elements pass the value "1", or d) is remembered The value from "1" is set to "0" if two connected processor elements of the first pair transmit the value "1", and two connected processor elements of the second pair transmit the value "0", and if the associated processor elements belonging to the same pair the raster are adjacent to each other and not adjacent to the processor elements of the corresponding other pair.
2. Устройство по п. 1, отличающееся тем, что блоки запоминающих устройств (ЗУ) содержат по меньшей мере одно первое запоминающее устройство и одно второе запоминающее устройство, при этом процессорные элементы (ПЭ) предназначены для того, чтобы для одного переданного сенсорным элементом (СЭ) измеренного значения одно из двух возможных значений запомнить в первом запоминающем устройстве, а другое возможное значение - во втором запоминающем устройстве. 2. The device according to p. 1, characterized in that the blocks of storage devices (memory) contain at least one first storage device and one second storage device, while the processor elements (PE) are designed so that for one transmitted by the sensor element ( SE) of the measured value, one of the two possible values to remember in the first storage device, and the other possible value in the second storage device.
3. Устройство по п. 1 или 2, отличающееся тем, что каждый процессорный элемент (ПЭ) выполнен по меньшей мере с одной нейронной МОП-схемой, с помощью которой переданные от связанных процессорных элементов значения предварительно заданным образом взвешиваются и путем вычислений связываются друг с другом и подаются на схему оценки (СО). 3. The device according to p. 1 or 2, characterized in that each processor element (PE) is made with at least one neural MOS circuit with which the values transmitted from the associated processor elements are weighed in a predetermined manner and connected to each other by means of calculations friend and served on the assessment scheme (JI).
4. Устройство по п. 3, отличающееся тем, что схема содержит a) первый мультиплексор (Мульт. 1) с двенадцатью входами (А, В, С), между которыми может осуществляться одновременное переключение, так что одновременно выбираются четыре из входов, и с четырьмя выходами (a1, а2, b1, b2), b) второй мультиплексор (Мульт. 2) с восемью входами (А, В, С), между которыми может осуществляться одновременное переключение, так что соответственно два из входов выбираются одновременно, и двумя выходами, c) схема оценки (СО) с первым входом (Вх. 1) и вторым входом (Вх. 2), с которыми соединены выходы второго мультиплексора (Мульт. 2), и с дополнительным входом (S), посредством которого на схему оценки подается команда выдачи логического значения "1", если значение на первом входе (Вх. 1) больше, чем значение на втором входе (Вх. 2), или вместо этого выдачи логического значения "1", если значение на первом входе (Вх. 1) меньше, чем значение на втором входе (Вх. 2) и d) шесть сумматоров (∑1, ∑2, ∑3, ∑4, ∑5, ∑6) из которых каждые два образованы парами нейронных МОП-транзисторов, при этом полученные от связанных процессорных элементов значения (X1, X2, Х3, Х4, Х5, Х6) подаются на первый сумматор (∑1) и входы (А, В, С) первого мультиплексора (Мульт. 1) так что к выходам первого мультиплексора (Мульт. 1) всегда прикладываются значения двух пар смежных друг с другом, но не смежных с соответствующей другой парой процессорных элементов (X1, Х2, Х4, Х5; Х3, Х4, Х5, Х6; Х5, Х6, Х2, Х3), и при этом сумматоры (∑2, ∑3, ∑4) подключены к выходам первого мультиплексора (Мульт. 1), и соответствующая пара сумматоров (∑1, ∑6; ∑2, ∑5; ∑3, ∑4) или сенсорный элемент (СЭ) подсоединены к одновременно выбранным входам (D, E, F, G) второго мультиплексора (Мульт. 2), чтобы обеспечить выполнение предусмотренных алгоритмов путем переключения мультиплексоров.4. The device according to claim 3, characterized in that the circuit comprises a) a first multiplexer (Mult. 1) with twelve inputs (A, B, C) between which simultaneous switching can be performed, so that four of the inputs are selected simultaneously, and with four outputs (a 1 , a 2 , b 1 , b 2 ), b) a second multiplexer (Mult. 2) with eight inputs (A, B, C) between which simultaneous switching can be carried out, so that respectively two of the inputs are selected simultaneously, and with two outputs, c) an evaluation circuit (CO) with the first input (Input 1) and the second input (Input 2), with which we connected the outputs of the second multiplexer (Mult. 2), and with an additional input (S), through which the command for issuing a logical value "1" is sent to the evaluation circuit if the value at the first input (Input 1) is greater than the value at the second input (In. 2), or instead, outputting the logical value "1" if the value at the first input (In. 1) is less than the value at the second input (In. 2) and d) six adders (∑ 1 , ∑ 2 , Σ 3, Σ 4, Σ 5, Σ 6) of which are formed by each two pairs of neuron MOS transistors while from related processing element values (X 1, X 2, X 3, X 4, X 5, X 6) fed to the first adder (Σ 1) and the inputs (A, B, C) of the first multiplexer (Mux. 1) so that the values of two pairs adjacent to each other, but not adjacent to the corresponding other pair of processor elements (X 1 , X 2 , X 4 , X 5 ; X 3 , X 4, are always applied to the outputs of the first multiplexer (Mult. 1) , X 5 , X 6 ; X 5 , X 6 , X 2 , X 3 ), and at the same time the adders (∑ 2 , ∑ 3 , ∑ 4 ) are connected to the outputs of the first multiplexer (Mult. 1), and the corresponding pair of adders ( ∑ 1 , ∑ 6 ; ∑ 2 , ∑ 5 ; ∑ 3 , ∑ 4 ) or a sensor element (SC) are connected to the simultaneously selected inputs (D, E, F, G) of the second multiplexer (Mult. 2) to ensure that algor Itma by switching multiplexers.
5. Устройство по п. 1 или 2, отличающееся тем, что каждый процессорный элемент выполнен по меньшей мере с одной НМОП-транзисторной логической схемой, которая действует в качестве переключателя между опорным потенциалом и схемой оценки (СО). 5. The device according to p. 1 or 2, characterized in that each processor element is made with at least one NMOS transistor logic circuit that acts as a switch between the reference potential and the evaluation circuit (CO).
6. Устройство по п. 5, отличающееся тем, что схема содержит а) функциональные блоки (F1, F2, F3, F4, R) соответственно из некоторого числа НМОП-транзисторов, включенных как логическая схема "И" или логическая схема "ИЛИ", b) мультиплексор (Мульт. 3) с входом и двенадцатью выходами (А, В, С, D, E, F, G, H, I, J, К, L) и с) задающий и подчиненный RS-триггеры (ЗТ, ПТ) для запоминания состояния и осуществления оценки, при этом функциональные блоки между мультиплексором (Мульт. 3) и задающими подчиненнным RS-триггерами (ЗТ, ПТ) включены параллельно и через мультиплексор (Мульт. 3) с опорным потенциалом всегда связан только один функциональный блок, функциональные блоки имеют входы для передаваемых связанными процессорными элементами значений (X1, Х2, Х3, Х4, Х5, Х6) для дополнительных к ним значений, первый функциональный блок (F1) обеспечивает короткое замыкание входа (R) задающего триггера (ЗТ) относительно опорного потенциала, если по меньшей мере пять из шести переданных значений имеют логическое значение "1", второй функциональный блок (F2) обеспечивает короткое замыкание входа (R, S) задающего триггера (ЗТ) относительно опорного потенциала, если по меньшей мере пять из шести переданных значений имеют логическое значение "1" и сигнал (Х0) на выходе подчиненного триггера (ПТ) имеет предусмотренное логическое значение, при этом соответствующий вход выбирается посредством транзистора с помощью общей управляющей величины (С) и ее дополнительного значения, третий функциональный блок (F3) обеспечивает короткое замыкание входа (R) задающего триггера (ЗТ) относительно опорного потенциала, когда переданные значения двух, выбранных мультиплексором (Мульт. 3) смежных друг с другом процессорных элементов первой пары имеют логическое значение "1" и переданные значения двух смежных друг другу связанных процессорных элементов второй пары, которые не являются смежными по отношению к процессорным элементам первой пары, имеют логическое значение "0", четвертый функциональный блок (F4) обеспечивает короткое замыкание входа (R, S) задающего триггера (ЗТ) относительно опорного потенциала, в зависимости от того, имеет ли переданное значение выбранного мультиплексором (Мульт. 3) процессорного элемента в одном из трех предусмотренных направлений логическое значение "0" или логическое значение "1", и пятый функциональный блок (R) содержит транзистор, который управляется вырабатываемым сенсорным элементом (СЭ) логическим значением и с которым вход (R, S) задающего триггера (ЗТ) замыкается накоротко на землю в зависимости от общего сигнала управления (С) и его дополнительного значения.6. The device according to p. 5, characterized in that the circuit contains a) functional blocks (F1, F2, F3, F4, R), respectively, from a number of MOSFETs included as an AND circuit or an OR circuit , b) a multiplexer (Mult. 3) with an input and twelve outputs (A, B, C, D, E, F, G, H, I, J, K, L) and c) master and slave RS-triggers (ST , PT) for storing the state and making an assessment, while the functional blocks between the multiplexer (Mult. 3) and the master slave RS-triggers (CT, PT) are connected in parallel and through the multiplexer (Mult. 3) only one functional block is always associated with the reference potential, the functional blocks have inputs for the values transmitted by the associated processor elements (X 1 , X 2 , X 3 , X 4 , X 5 , X 6 ) for additional values to them, the first functional block (F1 ) provides a short circuit of the input (R) of the master trigger (CT) relative to the reference potential, if at least five of the six transmitted values have the logical value "1", the second function block (F2) provides a short circuit of the input (R, S) of the master trigger (ST) relates as regards the reference potential, if at least five of the six transmitted values have a logical value of "1" and the signal (X 0 ) at the output of the slave trigger (PT) has a logical value provided, the corresponding input is selected by means of a transistor using a common control quantity ( C) and its additional value, the third functional block (F3) provides a short circuit of the input (R) of the master trigger (CT) relative to the reference potential when the transmitted values are two selected by the multiplexer (Mult. 3) the adjacent processor elements of the first pair have a logical value of "1" and the transferred values of two adjacent related processor elements of the second pair, which are not adjacent to the processor elements of the first pair, have a logical value of "0", the fourth functional unit (F4) provides a short circuit of the input (R, S) of the master trigger (CT) relative to the reference potential, depending on whether the transmitted value of the processor element selected by the multiplexer (Mult. 3) is in one m of the three directions provided, the logical value is “0” or the logical value is “1”, and the fifth functional unit (R) contains a transistor, which is controlled by a logical value generated by the sensor element (SE) and with which the input (R, S) of the trigger (ST) ) is short-circuited to ground, depending on the overall control signal (C) and its additional value.
7. Устройство по любому из пп. 1-6, отличающееся тем, что выходы процессорных элементов на краю растра взаимосвязаны с их свободным входом, так что на краях выполняются квази-зеркально-симметричные краевые условия. 7. The device according to any one of paragraphs. 1-6, characterized in that the outputs of the processor elements at the edge of the raster are interconnected with their free input, so that at the edges quasi-mirror-symmetric boundary conditions are satisfied.