RU197011U1 - Quad-quad multiplier analog multiplier - Google Patents

Quad-quad multiplier analog multiplier Download PDF

Info

Publication number
RU197011U1
RU197011U1 RU2020100454U RU2020100454U RU197011U1 RU 197011 U1 RU197011 U1 RU 197011U1 RU 2020100454 U RU2020100454 U RU 2020100454U RU 2020100454 U RU2020100454 U RU 2020100454U RU 197011 U1 RU197011 U1 RU 197011U1
Authority
RU
Russia
Prior art keywords
transistor
terminal
transistors
reference current
current source
Prior art date
Application number
RU2020100454U
Other languages
Russian (ru)
Inventor
Виктор Петрович Тарасов
Анатолий Алексеевич Лебедев
Андрей Викторович Чуйко
Евгений Матвеевич Савченко
Алексей Сергеевич Будяков
Original Assignee
Виктор Петрович Тарасов
Анатолий Алексеевич Лебедев
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Виктор Петрович Тарасов, Анатолий Алексеевич Лебедев filed Critical Виктор Петрович Тарасов
Priority to RU2020100454U priority Critical patent/RU197011U1/en
Application granted granted Critical
Publication of RU197011U1 publication Critical patent/RU197011U1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Amplifiers (AREA)

Abstract

Полезная модель относится к области вычислительной техники. Технический результат заключается в повышении точности и стабильности характеристик. Технический результат достигается за счет множительного ядра четырехквадрантного аналогового перемножителя, содержащего четыре источника питания, восемнадцать транзисторов, шестнадцать источников опорного тока, девять резисторов и вычитатель. 3 ил.The utility model relates to the field of computing. The technical result is to increase the accuracy and stability of the characteristics. The technical result is achieved due to the multiplying core of a four-quadrant analog multiplier, containing four power sources, eighteen transistors, sixteen sources of reference current, nine resistors and a subtractor. 3 ill.

Description

Предлагаемое устройство относится к радиотехнике и связи и может быть использовано при создании аналоговых перемножителей, предназначенных для перемножения двух входных аналоговых сигналов - токов или напряжений.The proposed device relates to radio engineering and communications and can be used to create analog multipliers designed to multiply two input analog signals - currents or voltages.

На их основе могут быть построены схемы удвоителей частоты, балансных модуляторов, фазовых детекторов и других электротехнических устройств. В системах автоматического регулирования они могут выполнять функции перемножения и возведения в квадрат, а совместно с операционными усилителями выполнять деление, извлечение корней и тригонометрические преобразования.On their basis, schemes of frequency doublers, balanced modulators, phase detectors and other electrical devices can be built. In automatic control systems, they can perform the functions of multiplication and squaring, and, together with operational amplifiers, perform division, root extraction and trigonometric transformations.

Данный вид аналоговых устройств является универсальным и обладает такой важной характеристикой как четырехквадрантность. Это означает, что обе входные величины (входные сигналы) могут принимать как положительные, так и отрицательные значения.This type of analog device is universal and has such an important characteristic as quadrant. This means that both input quantities (input signals) can take both positive and negative values.

Выполняемую перемножителем функцию можно представить как:The function performed by the multiplier can be represented as:

Uвых=KUxUy,U o = KU x U y ,

где K - масштабный коэффициент перемножения, имеющий размерность [1/В].where K is the scale factor of multiplication having the dimension [1 / V].

Известно четырехквадрантное множительное устройство [RU 769559, G06G 7/164, 07.10.1980], содержащее четыре дифференциальных каскада, четыре дифференциальных источника тока, линеаризующие диоды, источник напряжения смещения, два генератора стабильного тока, масштабные и балансовые резисторы с соответствующими связями.A four-quadrant multiplier device is known [RU 769559, G06G 7/164, 10/07/1980] containing four differential stages, four differential current sources, linearizing diodes, a bias voltage source, two stable current generators, scale and balance resistors with corresponding connections.

Недостатком устройства является относительно низкая точность, вызванная относительно низкой линейностью перемножения.The disadvantage of this device is the relatively low accuracy caused by the relatively low linear multiplication.

Известен также перемножитель сдвоенного дифференциального каскада с соединенными эмиттерами [Евтихеев Н.Н., Тарасов В.П. Методы и средства приема сигналов на фоне помех с использованием квадратурных фильтров и систем на их основе. Учебное пособие. ГОУ ВПО Московский государственный институт радиотехники, электроники и автоматики (Технический университет). - М., 2010. - 136 с., Рис. 11.15. Принципиальная схема перемножителя сигналов Н525ПС4], содержащий масштабирующий каскад с двумя диодами, выполняющими функцию линеаризующих элементов, четыре линеаризующих диода и два масштабирующих каскада с общим масштабным резистором.Also known is the multiplier of a dual differential cascade with connected emitters [Evtikheev NN, Tarasov VP Methods and means of receiving signals against interference using quadrature filters and systems based on them. Tutorial. GOU VPO Moscow State Institute of Radio Engineering, Electronics and Automation (Technical University). - M., 2010 .-- 136 p., Fig. 11.15. Schematic diagram of the signal multiplier N525PS4], containing a scaling stage with two diodes that perform the function of linearizing elements, four linearizing diodes and two scaling stages with a common scale resistor.

Недостатком этого технического решения также является относительно низкая точность, вызванная относительно низкой линейностью перемножения.The disadvantage of this technical solution is the relatively low accuracy caused by the relatively low linear multiplication.

Наиболее близким по технической сущности к предложенному является аналоговый перемножитель напряжений [RU 2439694, G06G 7/16, 10.01.2012], содержащий перемножающую ячейку Гильберта, противофазные токовые выходы которой связаны с первой шиной источника питания через симметричную цепь нагрузки первый и второй токовые входы канала «Y» перемножающей ячейки Гильберта, соединенные с соответствующими токовыми выходами преобразователя «напряжение-ток» канала «Y», первый и второй потенциальные входы канала «X» перемножающей ячейки Гильберта, связанные с коллекторами соответствующих первого и второго входных транзисторов, первый и второй логарифмирующие р-n переходы, первые выводы которых объединены и через цепь согласования потенциалов связаны с шиной первого источника питания, причем второй вывод первого логарифмирующего р-n перехода соединен с коллектором первого входного транзистора, а второй вывод второго логарифмирующего р-n перехода соединен с коллектором второго входного транзистора, масштабирующий резистор, включенный между эмиттерами первого и второго входных транзисторов, первый источник опорного тока, включенный между эмиттером первого входного транзистора и второй шиной источника питания, второй источник опорного тока, включенный между эмиттером второго входного транзистора и второй шиной источника питания, первую и вторую группы вспомогательных транзисторов, причем, коллекторы n>2 параллельно включенных вспомогательных транзисторов первой группы соединены с эмиттером первого входного транзистора, коллекторы n>2 параллельно включенных вспомогательных транзисторов второй группы соединены с эмиттером второго входного транзистора, эмиттеры и базы всех вспомогательных транзисторов первой и второй группы объединены и связаны со второй шиной источника питания.The closest in technical essence to the proposed one is an analog voltage multiplier [RU 2439694, G06G 7/16, 01/10/2012] containing a Hilbert multiplier cell, the out-of-phase current outputs of which are connected to the first bus of the power source through the symmetrical load circuit of the first and second current channel inputs "Y" of the Hilbert cell multiplying connected to the corresponding current outputs of the voltage-current converter channel "Y", the first and second potential inputs of the channel "X" of the Hilbert cell multiplying associated with by the lectors of the corresponding first and second input transistors, the first and second logarithmic pn junctions, the first conclusions of which are combined and connected through the potential matching circuit to the bus of the first power supply, the second output of the first logarithmic pn junction connected to the collector of the first input transistor, and the second output of the second logarithmic pn junction is connected to the collector of the second input transistor, a scaling resistor connected between the emitters of the first and second input transistors, p the first reference current source connected between the emitter of the first input transistor and the second bus of the power source, the second reference current source connected between the emitter of the second input transistor and the second bus of the power source, the first and second groups of auxiliary transistors, and collectors n> 2 parallel connected auxiliary transistors of the first group are connected to the emitter of the first input transistor, collectors n> 2 in parallel connected auxiliary transistors of the second group are connected to the emitter the second input transistor, emitters and the base of all auxiliary transistors of the first and second groups are combined and connected to the second bus of the power source.

Недостатком этого технического решения является относительно низкая точность, вызванная относительно низкой линейностью перемножения, которая реализуется при использовании ячеек Гильберта.The disadvantage of this technical solution is the relatively low accuracy caused by the relatively low linearity of multiplication, which is realized when using Hilbert cells.

Задачей настоящей полезной модели является создание множительного ядра четырехквадрантного аналогового перемножителя, обладающего повышенной точностью и стабильностью характеристик.The objective of this utility model is to create a multiplier core of a four-quadrant analog multiplier, which has increased accuracy and stability characteristics.

Требуемый технический результат заключается в повышении точности и стабильности характеристик.The required technical result is to increase the accuracy and stability of the characteristics.

Оставленная задача решается, а требуемый технический результат достигается тем, что множительное ядро четырехквадрантного аналогового перемножителя содержит четыре источника питания, восемнадцать транзисторов, шестнадцать источников опорного тока, девять резисторов и вычитатель, при этом, выходная клемма положительной полярности первого источника питания соединена с первыми клеммами источников опорного тока с первого по десятый и с первыми клеммами первого и второго резисторов, вторые клеммы которых соединены, соответственно, с первым и вторым входами вычитателя, выходная клемма которого является выходной клеммой устройства, выходная клемма отрицательной полярности второго источника питания соединена с первыми клеммами источников опорного питания с одиннадцатый по шестнадцатый, вторая клемма первого источника опорного тока соединена с эмиттерами первого и второго транзисторов, вторая клемма второго источника опорного тока соединена с коллекторами первого и тринадцатого транзисторов, вторая клемма третьего источника опорного тока соединена с эмиттерами третьего и четвертого транзисторов, вторая клемма четвертого источника опорного тока соединена с коллекторами второго и четырнадцатого транзисторов, вторая клемма пятого источника опорного тока соединена с коллекторами третьего и пятнадцатого транзисторов, вторая клемма шестого источника опорного тока соединена с коллектором четвертого и шестнадцатого транзисторов, вторая клемма седьмого источника опорного тока соединена с эмиттером пятого транзистора, с базой второго транзистора и с коллектором девятого транзистора, вторая клемма восьмого источника опорного тока соединена с коллектором десятого транзистора, с эмиттером шестого транзистора и с базой первого транзистора, вторая клемма девятого источника опорного тока соединена с базой четвертого транзистора, с эмиттером седьмого транзистора и с коллектором одиннадцатого транзистора, вторая клемма десятого источника опорного тока соединена с коллектором двенадцатого транзистора, с эмиттером восьмого транзистора и с базой третьего транзистора, клемма положительного потенциала третьего источника питания соединена с базами пятого, шестого, седьмого и восьмого транзисторов, клемма положительного потенциала четвертого источника питания соединена через четвертый резистор с базой девятого транзистора, через пятый резистор соединена с базой десятого транзистора, через шестой резистор соединена с базой одиннадцатого транзистора и через седьмой резистор соединена с базой двенадцатого транзистора, первая входная клемма по входу X соединена с базами тринадцатого и шестнадцатого транзисторов, вторая входная клемма по входу X соединена с базами четырнадцатого и пятнадцатого транзисторов, вторая клемма одиннадцатого источника опорного тока соединена с эмиттером тринадцатого транзистора и через восьмой резистор с эмиттером четырнадцатого транзистора и со второй клеммой двенадцатого источника опорного тока, вторая клемма тринадцатого источника опорного тока соединена с эмиттером пятнадцатого транзистора и через девятый резистор с эмиттером шестнадцатого транзистора и со второй клеммой четырнадцатого источника опорного тока, первая входная клемма по входу Y соединена с базой семнадцатого транзистора, вторая входная клемма по входу Y соединена с базой восемнадцатого транзистора, вторая клемма пятнадцатого источника опорного тока соединена с эмиттером семнадцатого транзистора и через третий резистор с эмиттером восемнадцатого транзистора и со второй клеммой шестнадцатого источника опорного тока, коллектор семнадцатого транзистора соединен с эмиттерами девятого и десятого транзисторов, коллектор восемнадцатого транзистора соединен с эмиттерами одиннадцатого и двенадцатого транзисторов, вторая клемма первого резистора соединена с коллекторами пятого и седьмого транзисторов, вторая клемма второго резистора соединена с коллекторами шестого и восьмого транзисторов.The problem that remains is solved, and the required technical result is achieved by the fact that the multiplier core of the four-quadrant analog multiplier contains four power sources, eighteen transistors, sixteen reference current sources, nine resistors and a subtractor, while the output terminal of the positive polarity of the first power source is connected to the first terminals of the sources reference current from the first to tenth and with the first terminals of the first and second resistors, the second terminals of which are connected, respectively, with the second and the second inputs of the subtractor, the output terminal of which is the output terminal of the device, the output terminal of the negative polarity of the second power source is connected to the first terminals of the reference power supplies from the eleventh to sixteenth, the second terminal of the first reference current source is connected to the emitters of the first and second transistors, the second terminal of the second the reference current source is connected to the collectors of the first and thirteenth transistors, the second terminal of the third reference current source is connected to the emitters of the fourth and fourth transistors, the second terminal of the fourth reference current source is connected to the collectors of the second and fourteenth transistors, the second terminal of the fifth reference current source is connected to the collectors of the third and fifteenth transistors, the second terminal of the sixth reference current source is connected to the collector of the fourth and sixteenth transistors, the second terminal of the seventh the reference current source is connected to the emitter of the fifth transistor, to the base of the second transistor and to the collector of the ninth transistor, the second terminal the seventh reference current source is connected to the collector of the tenth transistor, to the emitter of the sixth transistor and to the base of the first transistor, the second terminal of the ninth reference current source is connected to the base of the fourth transistor, to the emitter of the seventh transistor and to the collector of the eleventh transistor, the second terminal of the tenth reference current source is connected to the collector of the twelfth transistor, with the emitter of the eighth transistor and with the base of the third transistor, the positive potential terminal of the third power source is connected and with the bases of the fifth, sixth, seventh and eighth transistors, the terminal of the positive potential of the fourth power source is connected through the fourth resistor to the base of the ninth transistor, through the fifth resistor is connected to the base of the tenth transistor, through the sixth resistor is connected to the base of the eleventh transistor and through the seventh resistor is connected to the base of the twelfth transistor, the first input terminal at input X is connected to the bases of the thirteenth and sixteenth transistors, the second input terminal at input X is connected to the bases of four of the fifth and fifteenth transistors, the second terminal of the eleventh reference current source is connected to the emitter of the thirteenth transistor and through the eighth resistor to the emitter of the fourteenth transistor and the second terminal of the twelfth reference current source, the second terminal of the thirteenth reference current source is connected to the emitter of the fifteenth transistor and through the ninth resistor to the emitter of the sixteenth transistor and with the second terminal of the fourteenth reference current source, the first input terminal at input Y is connected to the base of the fifth transistor, the second input terminal at input Y is connected to the base of the eighteenth transistor, the second terminal of the fifteenth reference current source is connected to the emitter of the seventeenth transistor and through the third resistor to the emitter of the eighteenth transistor and to the second terminal of the sixteenth reference current source, the collector of the seventeenth transistor is connected to the emitters of the ninth and the tenth of transistors, the collector of the eighteenth transistor is connected to the emitters of the eleventh and twelfth transistors, the second terminal of the first ezistora connected to the collectors of the fifth and the seventh transistor, the second terminal of the second resistor connected to the collectors of the sixth and eighth transistors.

На чертеже представлены:The drawing shows:

на фиг. 1 - схема множительного ядра четырехквадрантного аналогового перемножителя;in FIG. 1 is a diagram of a multiplier core of a quadrant analog multiplier;

на фиг. 2 - семейство передаточных характеристик множительного ядра четырехквадрантного аналогового перемножителя множительного ядра четырехквадрантного аналогового перемножителя по входу X;in FIG. 2 - family of transfer characteristics of a multiplier core of a quadrant analog multiplier of a multiplier core of a quadrant analog multiplier at input X;

на фиг. 3 - семейство передаточных характеристик множительного ядра четырехквадрантного аналогового перемножителя по входу Y.in FIG. 3 - family of transfer characteristics of the multiplier core of a four-quadrant analog multiplier at input Y.

Множительное ядро четырехквадрантного аналогового перемножителя содержит четыре источника питания 1, 2, 3, 4 с первого по четвертый, соответственно, восемнадцать транзисторов 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22 с первого по восемнадцатый, соответственно, шестнадцать источников опорного тока 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36, 37, 38 с первого по шестнадцатый, соответственно, девять резисторов 39, 40, 41, 42, 43, 44, 45, 46, 47 с первого по девятый, соответственно, и вычитатель 48.The multiplying core of the four-quadrant analog multiplier contains four power supplies 1, 2, 3, 4 from the first to the fourth, respectively, eighteen transistors 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17 18, 19, 20, 21, 22 from the first to the eighteenth, respectively, sixteen sources of the reference current 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36, 37 , 38 from the first to the sixteenth, respectively, nine resistors 39, 40, 41, 42, 43, 44, 45, 46, 47 from the first to the ninth, respectively, and the subtractor 48.

В множительном ядре четырехквадрантного аналогового перемножителя выходная клемма положительной полярности первого источника 1 питания соединена с первыми клеммами источников 23-32 опорного тока с первого по десятый и с первыми клеммами первого 39 и второго 40 резисторов, вторые клеммы которых соединены, соответственно, с первым и вторым входами вычитателя 49, выходная клемма которого является выходной клеммой устройства.In the multiplier core of the four-quadrant analog multiplier, the output terminal of positive polarity of the first power supply 1 is connected to the first terminals of the first to tenth reference current sources 23-32 and to the first terminals of the first 39 and second 40 resistors, the second terminals of which are connected, respectively, with the first and second the inputs of the subtractor 49, the output terminal of which is the output terminal of the device.

Кроме того, выходная клемма отрицательной полярности второго источника 2 питания соединена с первыми клеммами источников опорного питания 33-38 с одиннадцатый по шестнадцатый, вторая клемма первого источника 23 опорного тока соединена с эмиттерами первого 5 и второго 6 транзисторов, вторая клемма второго источника 24 опорного тока соединена с коллекторами первого 5 и тринадцатого 46 транзисторов, вторая клемма третьего источника 3 опорного тока соединена с эмиттерами третьего 7 и четвертого 8 транзисторов, вторая клемма четвертого источника 4 опорного тока соединена с коллекторами второго 6 и четырнадцатого 18 транзисторов, вторая клемма пятого источника 27 опорного тока соединена с коллекторами третьего 7 и пятнадцатого 19 транзисторов, вторая клемма шестого источника 28 опорного тока соединена с коллектором четвертого 8 и шестнадцатого 20 транзисторов, вторая клемма седьмого источника 30 опорного тока соединена с эмиттером пятого транзистора 9, с базой второго транзистора бис коллектором девятого 13 транзистора, вторая клемма восьмого источника 31 опорного тока соединена с коллектором десятого транзистора 13, с эмиттером шестого транзистора 10 и с базой первого транзистора 5, вторая клемма девятого источника 31 опорного тока соединена с базой четвертого транзистора 8, с эмиттером седьмого транзистора 11 и с коллектором одиннадцатого транзистора 15, вторая клемма десятого источника 32 опорного тока соединена с коллектором двенадцатого транзистора 16, с эмиттером восьмого транзистора 12 и с базой третьего транзистора 7, клемма положительного потенциала третьего источника 3 питания соединена с базами пятого 9, шестого 10, седьмого 11 и восьмого 12 транзисторов, клемма положительного потенциала четвертого источника 4 питания соединена через четвертый резистор 42 с базой девятого транзистора 13, через пятый резистор 43 соединена с базой десятого транзистора 14, через шестой резистор 44 соединена с базой одиннадцатого транзистора 15 и через седьмой резистор 45 соединена с базой двенадцатого транзистора 16, первая входная клемма по входу X соединена с базами тринадцатого 17 и шестнадцатого 20 транзисторов, вторая входная клемма по входу X соединена с базами четырнадцатого 18 и пятнадцатого 19 транзисторов, вторая клемма одиннадцатого источника 33 опорного тока соединена с эмиттером тринадцатого транзистора 17 и через восьмой резистор 46 с эмиттером четырнадцатого транзистора 18 и со второй клеммой двенадцатого источника 34 опорного тока, вторая клемма тринадцатого источника 35 опорного тока соединена с эмиттером пятнадцатого транзистора 19 и через девятый резистор 47 с эмиттером шестнадцатого транзистора 20 и со второй клеммой четырнадцатого источника 36 опорного тока, первая входная клемма по входу Y соединена с базой семнадцатого транзистора 21, вторая входная клемма по входу Y соединена с базой восемнадцатого транзистора 22, вторая клемма пятнадцатого источника 37 опорного тока соединена с эмиттером семнадцатого транзистора 21 и через третий резистор 41 с эмиттером восемнадцатого транзистора 22 и со второй клеммой шестнадцатого источника 38 опорного тока, коллектор семнадцатого транзистора 21 соединен с эмиттерами девятого 13 и десятого 14 транзисторов, коллектор восемнадцатого транзистора 22 соединен с эмиттерами одиннадцатого 15 и двенадцатого 16 транзисторов, вторая клемма первого резистора 39 соединена с коллекторами пятого 9 и 11 седьмого транзисторов, вторая клемма второго резистора 40 соединена с коллекторами шестого 10 и восьмого 12 транзисторов.In addition, the negative polarity output terminal of the second power source 2 is connected to the first terminals of the reference power sources 33-38 from the eleventh to sixteenth, the second terminal of the first reference current source 23 is connected to the emitters of the first 5 and second 6 transistors, the second terminal of the second reference current source 24 connected to the collectors of the first 5 and thirteenth 46 transistors, the second terminal of the third reference current source 3 is connected to the emitters of the third 7 and fourth 8 transistors, the second terminal of the fourth source 4 the current is connected to the collectors of the second 6 and fourteenth 18 transistors, the second terminal of the fifth reference current source 27 is connected to the collectors of the third 7 and fifteenth 19 transistors, the second terminal of the sixth reference current source 28 is connected to the collector of the fourth 8 and sixteenth to 20 transistors, the second terminal of the seventh source 30 of the reference current is connected to the emitter of the fifth transistor 9, with the base of the second transistor bis by the collector of the ninth 13 of the transistor, the second terminal of the eighth reference current source 31 is connected to the collector The second terminal of the ninth reference current source 31 is connected to the base of the fourth transistor 8, with the emitter of the seventh transistor 11 and to the collector of the eleventh transistor 15, the second terminal of the tenth reference current source 32 is connected with the emitter of the tenth transistor 13, with the emitter of the sixth transistor 10 and with the base of the first transistor 5 connected to the collector of the twelfth transistor 16, to the emitter of the eighth transistor 12 and to the base of the third transistor 7, the positive potential terminal of the third power supply 3 is connected to the bases of the fifth 9, sixth 10, seventh of 11 and eighth 12 transistors, the positive potential terminal of the fourth power supply 4 is connected through the fourth resistor 42 to the base of the ninth transistor 13, through the fifth resistor 43 is connected to the base of the tenth transistor 14, through the sixth resistor 44 is connected to the base of the eleventh transistor 15 and through the seventh resistor 45 is connected to the base of the twelfth transistor 16, the first input terminal at input X is connected to the bases of the thirteenth 17 and sixteenth 20 transistors, the second input terminal at input X is connected to the bases of the fourteenth 18 of the fifteenth 19 transistors, the second terminal of the eleventh reference current source 33 is connected to the emitter of the thirteenth transistor 17 and through the eighth resistor 46 to the emitter of the fourteenth transistor 18 and the second terminal of the twelfth reference current source 34, the second terminal of the thirteenth reference current source 35 is connected to the emitter of the fifteenth transistor 19 and through the ninth resistor 47 with the emitter of the sixteenth transistor 20 and with the second terminal of the fourteenth reference current source 36, the first input terminal at input Y is connected to the bases seventh of the seventeenth transistor 21, the second input terminal at input Y is connected to the base of the eighteenth transistor 22, the second terminal of the fifteenth reference current source 37 is connected to the emitter of the seventeenth transistor 21 and through the third resistor 41 to the emitter of the eighteenth transistor 22 and to the second terminal of the sixteenth reference current source 38 , the collector of the seventeenth transistor 21 is connected to the emitters of the ninth 13th and tenth 14 of the transistors, the collector of the eighteenth transistor 22 is connected to the emitters of the eleventh 15 and twelfth 16 of the trans stors, the second terminal of the first resistor 39 is connected to the collectors of the fifth 9 and 11 of the seventh transistors, the second terminal of the second resistor 40 is connected to the collectors of the sixth 10 and the eighth 12 of transistors.

Работает множительное ядро четырехквадрантного аналогового перемножителя следующим образом.The multiplying core of the quadrant analog multiplier works as follows.

Главной особенностью рассматриваемой схемы является наличие модулируемых элементов в эмиттерных и коллекторных цепях дифференциальных усилителей на транзисторах 13, 14, 15, 16, 17, 18, 19 и 20. При изменении коллекторных токов транзисторов 21 и 22 под влиянием сигнала Y, коэффициент усиления в каждой из половин множительного ядра для сигнала X остается неизменным. При этом общий коэффициент передачи каждой из половин множительного ядра для сигнала X оказывается зависим от сигнала Y за счет модуляции эмиттерных сопротивлений транзисторов 13, 14, 15, 16, 17, 18, 19 и 20 и отсутствия компенсирующего влияния на общий коэффициент передачи нагрузочных сопротивлений 39 и 40, являющихся линейными элементами.The main feature of this circuit is the presence of modulated elements in the emitter and collector circuits of differential amplifiers on transistors 13, 14, 15, 16, 17, 18, 19 and 20. When the collector currents of transistors 21 and 22 change under the influence of signal Y, the gain in each of the half of the multiplying core for the signal X remains unchanged. In this case, the total transmission coefficient of each of the halves of the multiplier core for signal X is dependent on signal Y due to modulation of the emitter resistances of transistors 13, 14, 15, 16, 17, 18, 19, and 20 and the absence of a compensating effect on the overall transmission coefficient of load resistors 39 and 40, which are linear elements.

Таким образом, в устройстве обеспечивается возможность «чистого» перемножения сигналов X и Y множительным ядром, состоящим из двух полусхем, каждая из которых охвачена глубокой отрицательной обратной связью по цепи сигнала X. Этим обеспечивается высокая стабильность и высокая точность.Thus, the device provides the possibility of "pure" multiplication of the X and Y signals by a multiplier core consisting of two half-circuits, each of which is covered by deep negative feedback along the X signal chain. This ensures high stability and high accuracy.

Независимая отрицательная обратная связь осуществляется по одному из входов множительного ядра при условии практически полной независимости глубины обратной связи от сигнала на втором входе. С этой целью формируются цепь отрицательной обратной связи с использованием каскадных элементов, где в качестве нелинейной нагрузки основных каскадов множительного ядра используются эмиттерные переходы каскадов.Independent negative feedback is provided through one of the inputs of the multiplying core, provided that the depth of feedback is almost completely independent of the signal at the second input. For this purpose, a negative feedback circuit is formed using cascade elements, where the emitter transitions of the cascades are used as the nonlinear load of the main stages of the multiplying core.

Цепь независимой отрицательной обратной связи левой полусхемы по входу X формируется транзисторами 13, 14, 9, 10, 5, 6 и сопротивлениями 42 и 43. Данные резисторы являются нагрузкой для входного каскада левой полусхемы на транзисторах 17 и 18.The independent negative feedback circuit of the left half-circuit at input X is formed by transistors 13, 14, 9, 10, 5, 6 and resistances 42 and 43. These resistors are the load for the input stage of the left half-circuit on transistors 17 and 18.

Для правой полусхемы множительного ядра аналогичная цепь независимой отрицательной обратной связи формируется транзисторами 15, 16, 11, 12, 7, 8 с нагрузками 44 и 45. Эти резисторы, также как в левой полусхеме, являются нагрузкой для транзисторов 19 и 20.For the right half-circuit of the multiplying core, a similar independent negative feedback circuit is formed by transistors 15, 16, 11, 12, 7, 8 with loads of 44 and 45. These resistors, like in the left half-circuit, are the load for transistors 19 and 20.

Коэффициенты усиления в петле по входу X остаются независимыми от разности потенциалов на дифференциальном входе Y. В то время как общий коэффициент передачи по входам X на общий выход множительного ядра зависит от разности потенциалов на дифференциальном входе Y. Последним и обеспечивается эффект перемножения дифференциальных напряжений по входу X и Y.The gain in the loop at input X remains independent of the potential difference at the differential input Y. While the overall transfer coefficient at the inputs X to the overall output of the multiplier core depends on the potential difference at the differential input Y. The effect of multiplying differential voltages at the input is provided last. X and Y.

Выходными элементами множительного ядра являются резисторы 39 и 40, формирующие выходное дифференциальное напряжение. Это напряжение может быть использовано в качестве входного для последующего преобразования после вычитателя 49.The output elements of the multiplying core are resistors 39 and 40, which form the output differential voltage. This voltage can be used as input for subsequent conversion after the subtractor 49.

Этим обеспечивается минимум выходного сопротивления, сформированного устройством сигнала относительно общей шины земли.This ensures a minimum of output resistance generated by the signal device relative to the common ground bus.

Рассмотрим особенности схемы множительного ядра с использованием независимой отрицательной обратной связи по входу X.Consider the features of the multiplier core circuit using independent negative feedback on input X.

Коэффициент усиления, являющийся отношением дифференциальных напряжений между базами транзисторов 5 и 6 и базами транзисторов 13 и 14 при малых уровнях сигнала по входу X можно записать в виде:The gain, which is the ratio of the differential voltages between the bases of transistors 5 and 6 and the bases of transistors 13 and 14 at low signal levels at input X, can be written as:

Figure 00000001
Figure 00000001

В качестве rэ1 используется выходное сопротивление каскада на транзисторах 13 и 14, т.е.As r e1 , the output resistance of the cascade on transistors 13 and 14 is used, i.e.

Figure 00000002
Figure 00000002

гдеWhere

Figure 00000003
Figure 00000003

В свою очередь,In its turn,

Figure 00000004
Figure 00000004

Таким образом, коэффициент усиления будет равен единице (Kу=1).Thus, the gain will be equal to unity (K y = 1).

Основное усиление в петле сосредоточено в каскаде на транзисторах 5 и 6. В этом случае коэффициент усиления при малых сигналах X с некоторой степенью приближения определяется соотношением:The main gain in the loop is concentrated in a cascade of transistors 5 and 6. In this case, the gain at small signals X with a certain degree of approximation is determined by the ratio:

Figure 00000005
Figure 00000005

Например, при значении режимного тока I0=1 мА, RH=10 кОм и ϕT=25 мВ, коэффициент усиления будет равен 400.For example, with a mode current I 0 = 1 mA, R H = 10 kΩ and ϕ T = 25 mV, the gain will be 400.

Относительно правой полусхемы все приведенные рассуждения аналогичны.Regarding the right half-circuit, all the above arguments are similar.

Таким образом, в каждой полусхеме множительного ядра осуществляется независимо друг от друга режимы компенсации. В результате существенно уменьшается (до 400 раз) влияние дестабилизирующих факторов функционально родственных элементов на параметры множительного ядра. То есть, при входе Uу=0 существенно уменьшается прямое проникновение входного сигнала Uх на общий выход схемы. Этим существенно уменьшается нижняя граница динамического диапазона по входам X и Y.Thus, in each half-circuit of the multiplying core, compensation modes are carried out independently from each other. As a result, the influence of destabilizing factors of functionally related elements on the parameters of the multiplying core is significantly reduced (up to 400 times). That is, at the input U y = 0, the direct penetration of the input signal U x to the overall output of the circuit is substantially reduced. This significantly reduces the lower boundary of the dynamic range at inputs X and Y.

Наличие глубокой отрицательной обратной связи, в целом, дает возможность свести к минимуму необходимость в регулируемых элементах с лазерной подгонкой в микросхемах.The presence of deep negative feedback, in general, makes it possible to minimize the need for adjustable elements with laser adjustment in microcircuits.

Общий коэффициент перемножения K множительного ядра с независимой отрицательной обратной связью может быть выражен следующим образом.The total multiplication coefficient K of a multiplier core with independent negative feedback can be expressed as follows.

Сумма дифференциальных токов i1 и i2 формируют разность потенциалов V между коллекторами транзисторов 5 и 6.The sum of the differential currents i 1 and i 2 form the potential difference V between the collectors of transistors 5 and 6.

Можно записать (i1-i2)*R=V,You can write (i 1 -i 2 ) * R = V,

где

Figure 00000006
i2=V*S.Where
Figure 00000006
i 2 = V * S.

Figure 00000007
Figure 00000007

где S - крутизна преобразования транзисторов 5 и 6.where S is the transconductance of transistors 5 and 6.

СледовательноHence

Figure 00000008
Figure 00000008

Так как

Figure 00000009
где Rэ - эмиттерное сопротивление транзисторов 5, 6, тоAs
Figure 00000009
where R e is the emitter resistance of transistors 5, 6, then

Figure 00000010
Figure 00000010

Поскольку RЭ«R, тоSince R e «R, then

Figure 00000011
Figure 00000011

Кроме того, т.к.

Figure 00000012
In addition, since
Figure 00000012

где Iо - общий режимный ток дифференциального каскада на транзисторах 5 и 6, тоwhere I about - the total operating current of the differential cascade on transistors 5 and 6, then

Figure 00000013
Figure 00000013

Таким образом, на общем выходе множительного ядра будет сформировано напряжениеThus, a voltage will be generated at the overall output of the multiplying core

Uвых=V*Ky,U o = V * K y ,

где

Figure 00000014
Where
Figure 00000014

Подставляя Ky в предыдущее равенство, получимSubstituting K y into the previous equality, we obtain

Figure 00000015
Figure 00000015

В результате можно записать последнее соотношение в виде:As a result, we can write the last relation in the form:

Figure 00000016
Figure 00000016

Таким образом, коэффициент передачи множительного ядра с независимо отрицательной обратной связью равенThus, the transfer coefficient of a multiplier core with independently negative feedback is

Figure 00000017
Figure 00000017

Отсюда следует, что общий коэффициент передачи множительного ядра с независимой отрицательной обратной связью не является функцией температуры окружающей среды, что обеспечивает стабильность его характеристик.It follows that the overall transfer coefficient of a multiplier core with independent negative feedback is not a function of the ambient temperature, which ensures the stability of its characteristics.

Наличие глубокой отрицательной обратной связи, в целом, дает возможность свести к минимуму необходимость использования регулируемых элементов.The presence of deep negative feedback, in general, makes it possible to minimize the need for the use of adjustable elements.

Экспериментальные исследования производились в среде Multisim NI. На фиг. 2 и фиг. 3 представлены зависимости выходного напряжения от входного при постоянных напряжениях на входе и наоборот.Experimental studies were performed in a Multisim NI environment. In FIG. 2 and FIG. Figure 3 shows the dependence of the output voltage on the input voltage at constant input voltages and vice versa.

Таким образом, в предложенном устройстве предложенная схема множительного ядра с независимой отрицательной обратной связью обеспечивает без использования традиционных нелинейных элементов Гильберта высокую точность перемножения и повышенный уровень стабильности основных параметров схемы, что позволяет достичь требуемого технического результата.Thus, in the proposed device, the proposed multiplier core scheme with independent negative feedback provides without the use of traditional non-linear Hilbert elements high multiplication accuracy and an increased level of stability of the main parameters of the circuit, which allows to achieve the desired technical result.

Claims (1)

Множительное ядро четырехквадрантного аналогового перемножителя, содержащее четыре источника питания, восемнадцать транзисторов, шестнадцать источников опорного тока, девять резисторов и вычитатель, при этом выходная клемма положительной полярности первого источника питания соединена с первыми клеммами источников опорного тока с первого по десятый и с первыми клеммами первого и второго резисторов, вторые клеммы которых соединены, соответственно, с первым и вторым входами вычитателя, выходная клемма которого является выходной клеммой устройства, выходная клемма отрицательной полярности второго источника питания соединена с первыми клеммами источников опорного питания с одиннадцатый по шестнадцатый, вторая клемма первого источника опорного тока соединена с эмиттерами первого и второго транзисторов, вторая клемма второго источника опорного тока соединена с коллекторами первого и тринадцатого транзисторов, вторая клемма третьего источника опорного тока соединена с эмиттерами третьего и четвертого транзисторов, вторая клемма четвертого источника опорного тока соединена с коллекторами второго и четырнадцатого транзисторов, вторая клемма пятого источника опорного тока соединена с коллекторами третьего и пятнадцатого транзисторов, вторая клемма шестого источника опорного тока соединена с коллектором четвертого и шестнадцатого транзисторов, вторая клемма седьмого источника опорного тока соединена с эмиттером пятого транзистора, с базой второго транзистора и с коллектором девятого транзистора, вторая клемма восьмого источника опорного тока соединена с коллектором десятого транзистора, с эмиттером шестого транзистора и с базой первого транзистора, вторая клемма девятого источника опорного тока соединена с базой четвертого транзистора, с эмиттером седьмого транзистора и с коллектором одиннадцатого транзистора, вторая клемма десятого источника опорного тока соединена с коллектором двенадцатого транзистора, с эмиттером восьмого транзистора и с базой третьего транзистора, клемма положительного потенциала третьего источника питания соединена с базами пятого, шестого, седьмого и восьмого транзисторов, клемма положительного потенциала четвертого источника питания соединена через четвертый резистор с базой девятого транзистора, через пятый резистор соединена с базой десятого транзистора, через шестой резистор соединена с базой одиннадцатого транзистора и через седьмой резистор соединена с базой двенадцатого транзистора, первая входная клемма по входу X соединена с базами тринадцатого и шестнадцатого транзисторов, вторая входная клемма по входу X соединена с базами четырнадцатого и пятнадцатого транзисторов, вторая клемма одиннадцатого источника опорного тока соединена с эмиттером тринадцатого транзистора и через восьмой резистор с эмиттером четырнадцатого транзистора и со второй клеммой двенадцатого источника опорного тока, вторая клемма тринадцатого источника опорного тока соединена с эмиттером пятнадцатого транзистора и через девятый резистор с эмиттером шестнадцатого транзистора и со второй клеммой четырнадцатого источника опорного тока, первая входная клемма по входу Y соединена с базой семнадцатого транзистора, вторая входная клемма по входу Y соединена с базой восемнадцатого транзистора, вторая клемма пятнадцатого источника опорного тока соединена с эмиттером семнадцатого транзистора и через третий резистор с эмиттером восемнадцатого транзистора и со второй клеммой шестнадцатого источника опорного тока, коллектор семнадцатого транзистора соединен с эмиттерами девятого и десятого транзисторов, коллектор восемнадцатого транзистора соединен с эмиттерами одиннадцатого и двенадцатого транзисторов, вторая клемма первого резистора соединена с коллекторами пятого и седьмого транзисторов, вторая клемма второго резистора соединена с коллекторами шестого и восьмого транзисторов.The quadrant quadrant analog multiplier core containing four power supplies, eighteen transistors, sixteen reference current sources, nine resistors and a subtractor, while the output terminal of the positive polarity of the first power source is connected to the first terminals of the reference current sources from first to tenth and to the first terminals of the first and second resistors, the second terminals of which are connected, respectively, with the first and second inputs of the subtractor, the output terminal of which is the output terminal of the second device, the negative polarity output terminal of the second power source is connected to the first terminals of the reference power sources from the eleventh to sixteenth, the second terminal of the first reference current source is connected to the emitters of the first and second transistors, the second terminal of the second reference current source is connected to the collectors of the first and thirteenth transistors, the second terminal of the third reference current source is connected to emitters of the third and fourth transistors, the second terminal of the fourth reference current source connected to the collectors of the second and fourteenth transistors, the second terminal of the fifth reference current source is connected to the collectors of the third and fifteenth transistors, the second terminal of the sixth reference current source is connected to the collector of the fourth and sixteenth transistors, the second terminal of the seventh reference current source is connected to the emitter of the fifth transistor, with the base the second transistor and with the collector of the ninth transistor, the second terminal of the eighth reference current source is connected to the collector of the tenth transistor, with em with the tter of the sixth transistor and with the base of the first transistor, the second terminal of the ninth reference current source is connected to the base of the fourth transistor, with the emitter of the seventh transistor and with the collector of the eleventh transistor, the second terminal of the tenth reference current source is connected to the collector of the twelfth transistor, with the emitter of the eighth transistor and the third transistor, the positive potential terminal of the third power source is connected to the bases of the fifth, sixth, seventh and eighth transistors, the positive terminal the potential of the fourth power source is connected through the fourth resistor to the base of the ninth transistor, through the fifth resistor is connected to the base of the tenth transistor, through the sixth resistor is connected to the base of the eleventh transistor and through the seventh resistor is connected to the base of the twelfth transistor, the first input terminal at input X is connected to the bases of the thirteenth and sixteenth transistors, the second input terminal at input X is connected to the bases of the fourteenth and fifteenth transistors, the second terminal of the eleventh source is reference of the current is connected to the emitter of the thirteenth transistor and through the eighth resistor to the emitter of the fourteenth transistor and to the second terminal of the twelfth reference current source, the second terminal of the thirteenth reference current source is connected to the emitter of the fifteenth transistor and through the ninth resistor to the emitter of the sixteenth transistor and to the second terminal of the fourteenth reference source current, the first input terminal at input Y is connected to the base of the seventeenth transistor, the second input terminal at input Y is connected to the base of eighteen of the transistor, the second terminal of the fifteenth reference current source is connected to the emitter of the seventeenth transistor and through the third resistor to the emitter of the eighteenth transistor and the second terminal of the sixteenth of the reference current, the collector of the seventeenth transistor is connected to the emitters of the ninth and tenth transistors, the collector of the eighteenth transistor is connected to the emitters one twelfth transistors, the second terminal of the first resistor is connected to the collectors of the fifth and seventh transistors, the second terminal to the second resistor is connected to the collectors of the sixth and eighth transistors.
RU2020100454U 2020-01-13 2020-01-13 Quad-quad multiplier analog multiplier RU197011U1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2020100454U RU197011U1 (en) 2020-01-13 2020-01-13 Quad-quad multiplier analog multiplier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2020100454U RU197011U1 (en) 2020-01-13 2020-01-13 Quad-quad multiplier analog multiplier

Publications (1)

Publication Number Publication Date
RU197011U1 true RU197011U1 (en) 2020-03-24

Family

ID=69941672

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2020100454U RU197011U1 (en) 2020-01-13 2020-01-13 Quad-quad multiplier analog multiplier

Country Status (1)

Country Link
RU (1) RU197011U1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100195674B1 (en) * 1994-03-09 1999-06-15 가네꼬 히사시 Analog multiplier using multitail cell
US5912834A (en) * 1996-04-12 1999-06-15 Nec Corporation Bipolar translinear four-quadrant analog multiplier
JP2001344559A (en) * 2000-05-30 2001-12-14 Matsushita Electric Ind Co Ltd Analog multiplying circuit and variable gain amplifier circuit
JP2008092266A (en) * 2006-10-02 2008-04-17 Nec Electronics Corp Differential circuit
RU2439694C1 (en) * 2010-12-27 2012-01-10 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Analogue voltage multiplier

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100195674B1 (en) * 1994-03-09 1999-06-15 가네꼬 히사시 Analog multiplier using multitail cell
US5912834A (en) * 1996-04-12 1999-06-15 Nec Corporation Bipolar translinear four-quadrant analog multiplier
JP2001344559A (en) * 2000-05-30 2001-12-14 Matsushita Electric Ind Co Ltd Analog multiplying circuit and variable gain amplifier circuit
JP2008092266A (en) * 2006-10-02 2008-04-17 Nec Electronics Corp Differential circuit
RU2439694C1 (en) * 2010-12-27 2012-01-10 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Analogue voltage multiplier

Similar Documents

Publication Publication Date Title
US4156283A (en) Multiplier circuit
Gilbert A precise four-quadrant multiplier with subnanosecond response
US4268759A (en) Signal-processing circuitry with intrinsic temperature insensitivity
US4004141A (en) Linear/logarithmic analog multiplier
US3967105A (en) Transistor power and root computing system
JPH09219630A (en) Differential circuit
US3931583A (en) Wideband differential amplifier
RU197011U1 (en) Quad-quad multiplier analog multiplier
US3532868A (en) Log multiplier with logarithmic function generator connected in feedback loop of operational amplifier
US3621226A (en) Analog multiplier in which one input signal adjusts the transconductance of a differential amplifier
EP0166044B1 (en) Four quadrant multiplier
US4385364A (en) Electronic gain control circuit
US3506847A (en) Logarithmic converter
RU2421897C1 (en) Controlled complementary differential amplifier
CN211087038U (en) Vector modulator analog driving control circuit based on PIN diode
SU754435A1 (en) Analogue multiplier
JP3106584B2 (en) Multiplication circuit
Thakral Design of low power current mode square-root circuit
RU2017323C1 (en) Current amplifier
RU2292635C1 (en) Differential amplifier characterized in extended active operation range
RU2307460C1 (en) Voltage-current transformer
SU905984A1 (en) Cascode differential amplifier
SU764099A1 (en) Differential amplifier
SU769559A1 (en) Four quadrant multiplier
SU830419A1 (en) Logarithmic sonverter

Legal Events

Date Code Title Description
MM9K Utility model has become invalid (non-payment of fees)

Effective date: 20210114