RU188356U1 - Тестовый элемент для контроля качества планаризации - Google Patents
Тестовый элемент для контроля качества планаризации Download PDFInfo
- Publication number
- RU188356U1 RU188356U1 RU2019100738U RU2019100738U RU188356U1 RU 188356 U1 RU188356 U1 RU 188356U1 RU 2019100738 U RU2019100738 U RU 2019100738U RU 2019100738 U RU2019100738 U RU 2019100738U RU 188356 U1 RU188356 U1 RU 188356U1
- Authority
- RU
- Russia
- Prior art keywords
- conductive
- test element
- planarization
- lattice
- quality control
- Prior art date
Links
- 238000003908 quality control method Methods 0.000 title claims abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000007787 solid Substances 0.000 claims abstract description 5
- 238000004377 microelectronic Methods 0.000 abstract description 3
- 238000001465 metallisation Methods 0.000 description 12
- 239000013078 crystal Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
Полезная модель относится к области микроэлектроники. Тестовый элемент для оперативного контроля качества планаризации содержит полупроводниковую пластину, емкость, нижняя обкладка которой выполнена в виде решетки проводящих шин, а верхняя - в виде участка сплошного металла, при этом, нижняя обкладка выполнена в виде решетки из правильных восьмиугольников с проводящими шинами минимального по ширине размера и расстоянием между противоположными сторонами восьмиугольника К, выбираемым из формулы: 10а≤К≤15а, где а - минимальная по ширине проводящая шина. Технический результат заключается в улучшении точности контроля. 5 ил.
Description
Областью применения предполагаемой полезной модели является микроэлектроника, а именно - устройство для оперативного контроля качества планаризации слоя изолирующего диэлектрика, нанесенного на полупроводниковую структуру с многоуровневой металлизацией, при производстве интегральных схем и полупроводниковых приборов.
В структурах современных сверхбольших интегральных схем необходима реализация многоуровневой металлизации. Наличие двух и более слоев металлизации приводит к неравномерности высот на поверхности кристалла. После осаждения слоя межуровневой изоляции в местах, где расположены металлические проводники, слой диэлектрика содержит выпуклости, а в местах, где проводники отсутствуют, образуются впадины. Обычно толщина металлизированного слоя должна быть больше, чем максимальный перепад высот на поверхности кристалла. Чем больше слоев металлизации используется, тем больше перепад высот на поверхности кристалла, и тем выше вероятность обрывов металлизации последующих слоев. Для выравнивая поверхности кристалла используются планаризующие слои диэлектрика, которые одновременно являются и изоляцией между уровнями металлизации.
Известен тестовый элемент для контроля качества изоляции планаризующего слоя диэлектрика, содержащий полупроводниковую пластину и емкость, нижняя и верхняя обкладки которой выполнены в виде участка сплошного металла (см., например, книга integrated circuit test engineering: modern techniques» Ian A. Grout, 2006 г., Springer, стр. 26).
Недостатком данного тестового элемента является недостаточная достоверность контроля, так как он не позволяет контролировать наличие уменьшения толщины планаризующего изолирующего диэлектрика на участках с металлическими шинами минимальной ширины и отсутствием рядом с этими шинами других шин металлизации. Наличие таких утонений приводит к уменьшению напряжения пробоя в этих местах.
Данные недостатки частично устранены в наиболее близком к предлагаемому тестовом элементе для контроля качества планаризации, содержащем полупроводниковую пластину, емкость, нижняя обкладка которой выполнена в виде решетки проводящих шин, а верхняя - в виде участка сплошного металла (см., например, статья «Statistical metrology of interlevel dielectric thickness variation» Duane Boning, Tinaung Maung, James Chung в журнале «Proceedings of the SPIE Symposium on Microelectronic Manufacturing», октябрь 1994 г., том 2334, стр. 316-327). Решетка представляет собой расположенные параллельно линейные проводящие шины.
Недостатком данного тестового элемента является недостаточная достоверность контроля, так как в реальных интегральных схемах встречаются участки с металлическими шинами, расположенными не только в горизонтальном и вертикальном направлении, но и под различными углами, наихудший случай из которых - 45 градусов.
Техническим результатом предполагаемой полезной модели является улучшение точности контроля.
Указанный результат достигается тем, что в отличие от известных тестовых элементов, в предлагаемом тестовом элементе для оперативного контроля качества планаризации, содержащим полупроводниковую пластину, емкость, нижняя обкладка которой выполнена в виде решетки проводящих шин, а верхняя - в виде участка сплошного металла, причем нижняя обкладка выполнена в виде решетки из правильных восьмиугольников с проводящими шинами минимального по ширине размера и расстоянием между противоположными сторонами восьмиугольника К, выбираемым из формулы: 10а≤К≤15а, где а - минимальная по ширине проводящая шина.
При значениях К≤10а не возникает уменьшения толщины планаризующего изолирующего диэлектрика на участках с металлическими шинами минимальной ширины, а К≤15а выбрано для того, чтобы сэкономить площадь, занимаемую тестовым элементом.
Конфигурация проводящих шин в виде правильных восьмиугольников позволяет учесть все возможные варианты расположения проводящих шин на интегральной схеме - горизонтальное, вертикальное и под углом 45 градусов.
Сущность предлагаемой полезной модели поясняется фигурами. На фиг. 1 изображен разрез тестового элемента до нанесения планаризующего слоя изолирующего диэлектрика, а конструкция предлагаемого тестового элемента изображена на фиг. 2 (вид сверху). На фиг. 3 изображен разрез тестового элемента после нанесения планаризующего слоя изолирующего диэлектрика, на фиг. 4 - после отжига планаризующего слоя изолирующего диэлектрика. На фиг. 5 изображен разрез тестового элемента после нанесения второго проводящего слоя.
Позициями на фиг. 1-5 обозначены:
1 - кремниевая подложка;
2 - слой оксида кремния;
3 - первый проводящий слой в виде рельефа из проводящих шин;
4 - слой планаризующего изолирующего диэлектрика;
5 - контактное окно;
6 - второй проводящий слой в виде рельефа из проводящих шин;
а - ширина проводящей шины;
К - расстояние между противоположными сторонами восьмиугольника.
Предлагаемая модель состоит из кремниевой подложки 1 со слоем оксида кремния 2 на рабочей стороне, сформированного на ней рельефа из проводящих шин 3, состоящего из решетки правильных восьмиугольников с проводящими шинами шириной 5 мкм и расстоянием между противоположными сторонами восьмиугольника 50 мкм. Исследуемый планаризующий изолирующий диэлектрик 4 наносится поверх проводящих шин. Толщина исследуемого планаризующего изолирующего диэлектрика должна быть не менее толщины металлизации, на которую он наносится, чтобы исключить пробой по границе края металлизации. В планаризующем изолирующем диэлектрике вскрыто контактное окно 5 ко второму проводящему слою. На планаризующем изолирующем диэлектрике сформирован рельеф из проводящих шин 6.
Указанный тестовый элемент можно изготовить следующим образом: на кремниевой монокристаллической подложке 1 ориентации (100) выращивают слой термического оксида кремния 2, толщиной 0,6 мкм; затем методом магнетронного напыления наносят первый проводящий слой алюминия, толщиной 0,7 мкм, формируют методом фотолитографии требуемую конфигурацию металлизации 3; далее наносят слой планаризующего изолирующего диэлектрика на основе органических силикатов 4, например, фирмы Filmtronics 500F Spin-on Glass, толщиной 0,9 мкм (см. фиг. 3); затем его сушат при температуре 420°С (см. фиг. 4). Затем вытравливают отверстия для контактных окон 5 ко второму уровню металлизации; методом магнетронного напыления наносят второй проводящий слой алюминия, толщиной 1,5 мкм (см. фиг. 5), и формируют методом фотолитографии требуемую конфигурацию металлизации 6.
Для оценки качества планаризации замеряют пробивное напряжение планаризующего изолирующего диэлектрика.
Claims (1)
- Тестовый элемент для оперативного контроля качества планаризации, содержащий полупроводниковую пластину, емкость, нижняя обкладка которой выполнена в виде решетки проводящих шин, а верхняя - в виде участка сплошного металла, отличающийся тем, что нижняя обкладка выполнена в виде решетки из правильных восьмиугольников с проводящими шинами минимального по ширине размера и расстоянием между противоположными сторонами восьмиугольника К, выбираемым из формулы: 10а≤К≤15а, где а - минимальная по ширине проводящая шина.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2019100738U RU188356U1 (ru) | 2019-01-10 | 2019-01-10 | Тестовый элемент для контроля качества планаризации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2019100738U RU188356U1 (ru) | 2019-01-10 | 2019-01-10 | Тестовый элемент для контроля качества планаризации |
Publications (1)
Publication Number | Publication Date |
---|---|
RU188356U1 true RU188356U1 (ru) | 2019-04-09 |
Family
ID=66087869
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2019100738U RU188356U1 (ru) | 2019-01-10 | 2019-01-10 | Тестовый элемент для контроля качества планаризации |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU188356U1 (ru) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2355066C2 (ru) * | 2006-06-08 | 2009-05-10 | Броня Цой | Преобразователь электромагнитного излучения |
US20100261297A1 (en) * | 2005-06-14 | 2010-10-14 | John Trezza | Remote chip attachment |
EA017920B1 (ru) * | 2008-05-20 | 2013-04-30 | Цой Броня | Преобразователь электромагнитного излучения и батарея |
RU166142U1 (ru) * | 2016-07-04 | 2016-11-20 | Закрытое акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" | Тестовый элемент для контроля качества планаризации |
US9748356B2 (en) * | 2012-09-25 | 2017-08-29 | Stmicroelectronics, Inc. | Threshold adjustment for quantum dot array devices with metal source and drain |
RU181107U1 (ru) * | 2018-03-22 | 2018-07-04 | Закрытое акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" | Тестовый элемент для контроля качества планаризации |
RU182547U1 (ru) * | 2018-02-06 | 2018-08-22 | Закрытое акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" | Тестовый элемент для оперативного контроля качества планаризации |
-
2019
- 2019-01-10 RU RU2019100738U patent/RU188356U1/ru not_active IP Right Cessation
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100261297A1 (en) * | 2005-06-14 | 2010-10-14 | John Trezza | Remote chip attachment |
RU2355066C2 (ru) * | 2006-06-08 | 2009-05-10 | Броня Цой | Преобразователь электромагнитного излучения |
EA017920B1 (ru) * | 2008-05-20 | 2013-04-30 | Цой Броня | Преобразователь электромагнитного излучения и батарея |
US9748356B2 (en) * | 2012-09-25 | 2017-08-29 | Stmicroelectronics, Inc. | Threshold adjustment for quantum dot array devices with metal source and drain |
RU166142U1 (ru) * | 2016-07-04 | 2016-11-20 | Закрытое акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" | Тестовый элемент для контроля качества планаризации |
RU182547U1 (ru) * | 2018-02-06 | 2018-08-22 | Закрытое акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" | Тестовый элемент для оперативного контроля качества планаризации |
RU181107U1 (ru) * | 2018-03-22 | 2018-07-04 | Закрытое акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" | Тестовый элемент для контроля качества планаризации |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5783864A (en) | Multilevel interconnect structure of an integrated circuit having air gaps and pillars separating levels of interconnect | |
US20200350245A1 (en) | Semiconductor Structure | |
US9236296B2 (en) | Fabrication method for MIM capacitor | |
US10790301B2 (en) | Methods for forming three-dimensional memory device without conductor residual caused by dishing | |
WO2004100232A1 (en) | Method for forming the top plate of a mim capacitor with a single mask in a copper dual damascene integration scheme | |
TWI636576B (zh) | 嵌入式金屬-絕緣體-金屬(mim)電容器 | |
US11769792B2 (en) | Trench capacitor profile to decrease substrate warpage | |
CN102324427B (zh) | 一种金属薄膜电阻结构及其制造方法 | |
CN111211092A (zh) | 半导体结构及其形成方法 | |
US10763324B2 (en) | Systems and methods for forming a thin film resistor integrated in an integrated circuit device | |
RU166142U1 (ru) | Тестовый элемент для контроля качества планаризации | |
RU188356U1 (ru) | Тестовый элемент для контроля качества планаризации | |
RU181107U1 (ru) | Тестовый элемент для контроля качества планаризации | |
CN103151296A (zh) | 部分气隙低k沉积的集成技术 | |
RU182547U1 (ru) | Тестовый элемент для оперативного контроля качества планаризации | |
CN113594365A (zh) | 半导体结构及其形成方法 | |
RU218140U1 (ru) | Тестовый элемент для улучшения контроля качества планаризации | |
CN103390607B (zh) | 铜互连结构及其形成方法 | |
KR19990030133A (ko) | 다중-레벨 도전 구조물과 그 제조 방법 | |
KR100741880B1 (ko) | 금속-절연체-금속 커패시터의 제조방법 | |
CN104752327A (zh) | 互连结构的形成方法 | |
US10505044B1 (en) | Semiconductor structure, capacitor structure thereof and manufacturing method of the same | |
CN104505367A (zh) | 后段铜互连工艺中降低通孔间介质材料的k值的方法 | |
RU2263370C2 (ru) | Способ изготовления программируемых элементов | |
KR100790733B1 (ko) | 반도체 소자의 플라즈마 차징 측정용 금속막 패턴 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM9K | Utility model has become invalid (non-payment of fees) |
Effective date: 20210111 |