RU1805485C

RU1805485C - Устройство цикловой синхронизации

Info

Publication number: RU1805485C
Application number: SU904822292A
Authority: RU
Inventors: Виктор Иванович Ярыч
Original assignee: Научно-Исследовательский Институт Приборостроения
Priority date: 1990-05-10
Filing date: 1990-05-10
Publication date: 1993-03-30

Abstract

Изобретение относитс к технике передачи цифровой информации и может быть использовано в системах св зи с множественным доступом и системах телеметрии. Цель изобретени расширение области применени путем обеспечени возможности адаптации к изменени м кода. Устройство содержит регистры 1 и 2, коммутатор 3, блок 4 управлени , блок 5 сравнени , блок 6 защиты от ложной синхронизации, блок 7 выбора максимума, блок 8 определени дли ны цикла, мультиплексор 9, преобразователь 10 кода, блок 11 фазировани . 1 ил.

Description

Изобретение относитс к многоканальной передаче информации с использованием временного разделени каналов и может найти применение в системах св зи и телеметрических системах,

Цель изобретени - расширение области применени путем обеспечени возможности адаптации к изменению кода синхрогруппы и длительности синхроцикла.

На чертеже приведена структурна схема устройства.

,Устройство цикловой .синхронизации содержит регистры 1 и 2, коммутатор 3, блок 4 управлени , блок 5 сравнени , блок б защиты от ложной синхронизации, блок 7 выбора максимума, блок 8 определени длины цикла, мультиплексор 9, преобразователь 10 код-код, блок 11 фазировани .

Устройство цикловой синхронизации работает следующим образом. Перед началом сеанса св зи в устройстве отсутствует априорна информаци о длине цикла и о синхрогруппе (о структуре синхрокода). При по влении на входе устройства цифровой информации (ЦИ) в сопровождении тактовых сигналов (ТС) блок 4 управлени переключает коммутатор 3 в положение, когда ТС проходит на тактовый вход регистра 2. В регистр 2 записываетс и запоминаетс в нем последовательность бит входной ЦИ, длина которой равна (L + 2К).

После отсчета ТС, равного L + 2К, блок управлени 4 переключает коммутатор 3 в положение, когда ТС проход т на т ктовый вход регистра 1. Через регистр 1 продвигаетс ЦИ, число тактов продвижени которой может составл ть n(L + 2К), где п 1.2, 3 ....

Блок 5 сравнени осуществл ет поразр дное сравнение символов ЦИ, содержащихс в регистрах 1 и 2, в каждом такте поступлени ЦИ. Сравнение происходит по группам, число разр дов в которых соответствует числу символов синхрогруппы. При совпадении каких-либо групп на выходе блока сравнени по вл ютс сигналы совпадени . Эти сигналы поступают на входы блока 6 защиты от ложной синхронизации, на вторую группу входов которого поступают те же кодовые группы ЦИ, что и на вход блока 5 сравнени . Если кака -то кодова группа, хран ща с в регистре 2, совпала с идентичной кодовой группой регистра 1, то в блоке 6 происходит дополнительна проверка совпавшей кодовой группы на совпадение с кодовой группой вно несинхронизирующей информации , состо щей, например, из одних нулей или одних единиц. Если совпадение произошло и в этом случае, то на выходе блока б защиты от ложной синхронизации сигнал о данной группе не по вл етс . Если

же кодова группа, совпавша в блоке 5 сравнени , не совпала с контрольной группой в блоке 6, то информаци об этой группе передаетс на выход блока 6 защиты от ложной синхронизации.

Информаци обо всех совпавших кодовых группах в каждом такте поступлени ЦИ передаетс на входы блока 7 выбора максимума , который анализирует число совпадений каждой из кодовых групп и определ ет ту кодовую группу, число совпадений которой на некотором интервале анализа превысило пороговое значение. Информаци об этой группе в виде номера группы, представленного однопозиционным кодом, поступает на вход преобразовател 10 код-код, где преобразуетс в двоичный код номера группы.1

Двоичный код номера группы поступает

на управл ющие входы мультиплексора 9, к информационным входам которого подключены все кодовые группы последовательности бит ЦИ, хран щейс в регистре 2. Таким образом, на выходе мультиплексора 9 оказываетс кодова группа, номер которой присутствует на управл ющих входах мультиплексора 9. Эта кодова группа вл етс синхронизирующей и по сигналу записи она с выхода блока 7 выбора максимума занрситс в ОЗУ блока 11 фазировани .

В блоке 8 определени длины цикла подсчитываютс число ТС между по влени ми сигналов превышени порогового значени на выходе блока 7 выбора максимума.

Полученное число ТС, соответствующее длине цикла, заноситс в ОЗУ блока 11 фазировани по сигналу записи, сформированному в блоке 8.

Таким образом, в начале сеанса св зи в устройство в течение нескольких циклов принимаемой ЦИ определ етс длина цикла и код синхрогруппы.

По найденным значени м в дальнейшем блоком 11 фазировани осуществл етс выделение синхронизирующей информации и формируютс сигналы начала и окончани сообщени в цикле. Если в следующем сеансе св зи длина цикла и синхрокомбинаци будут

изменены, то работа устройства повторитс , причем дл настройки устройства на работу с другими характеристиками цикловой синхронизации не потребуетс кака -либо управл юща информаци , предшествующа сеансу св зи и передаваема по отдельному каналу управлени .

Изобретение обладает следующими преимуществами:

- обеспечивает цикловое фазирование при априори неизвестной длине цикла;

- обеспечивает цикловое фазирование при априори неизвестной синхрокомбина- ции;

- обладает возможностью автоматической адаптации к изменени м кода;

- повышает эффективность использовани канала св зи за счет исключени необходимости передачи номера абонента нар ду с синхрогруппой, поскольку за счет отыскани и определени синхрокода одно- временно можно осуществл ть и дешифрацию номера абонента, наход щегос на св зи, в том случае, если синхрогруппа одновременно вл етс и номером абонента (необходимость в передаче и различии но- меров абонентов возникает в случае множественного доступа с временным разделением (МД В Р).

Claims

Формула изо бретени Устройство цикловой синхронизации, содержащее первый регистр, коммутатор, блок сравнени , блок управлени , выход которого соединен с управл ющим входом коммутатора/вход коммутатора вл етс тактовым входом устройства, отличаю- щ е е с тем, что, с целью расширени области применени путем обеспечени адаптации к изменени м кода, в него введены блок фазировани , блок определени длины цикла, блок выбора максимума, пре- образователь кода, блок защиты от ложной синхронизации, мультиплексор и второй регистр , вход блока управлени объединен с входом коммутатора, первый и второй выхо

ды которого соединены соответственно с тактовыми входами первого и второго регистров , информационные входы которых объ- единены и вл ютс информационным входом устройства, выходы первого регистра подключены к первым входам блока сравнени и мультиплексора, выходы второго регистра - к вторым входам блока сравнени и первым входам блока защиты отложной синхронизации, выходы которого соединены с входами группы блока выбора максимума, выходы блока сравнени подключены к вторым входам блока защиты от ложной синхронизации, выходы группы блока выбора максимума через преобразователь кода соединены с вторыми входами мультиплексора, выходы которого подключены к входам первой группы блока фазировани , выход которого вл етс выходом устройства, первый и второй выходы блока выбора максимума подключены соответственно к первым входам блока фазировани и блока определени длины цикла, выход которого соединен с вторым входом блока фазировани и первым входом блока выбора максимума, второй вход которого объединен с вторым входом блока определени длины цикла и вл етс тактовым входом устройства, выходы группы блока определени длины цикла подключены к входам второй группы блока фазировани , третий w четвертый входы которого вл ютс соответственно тактовым и информационным входами устройства.