RU1805472C

RU1805472C - Device for memory addressing

Info

Publication number: RU1805472C
Application number: SU904879154A
Authority: RU
Inventors: Игорь Борисович Боженко; Олег Кузьмич Мешков
Original assignee: Львовский политехнический институт им.Ленинского комсомола
Priority date: 1990-10-31
Filing date: 1990-10-31
Publication date: 1993-03-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении запоминающих устройств. Цель изобретени - повышение быстродействи устройств. Устройство содержит преобразователь кода адреса, регистр, приоритетный шифратор, коммутатор, группу элементов ИЛИ, адресные вход и выход, синхронизирующий и управл ющие входы, управл ющий выход и вход признаков. Адреса загружаемых и освобождаемых зон пам ти фиксируютс признаками, запоминаемыми в регистре. По состо нию регистра приоритетный шифратор формирует коды адресов свободных зон. Наличие группы элементов ИЛИ позвол ет вести не только последовательную , но и параллельную фиксацию в регистре признаков загружаемых и освобождаемых зон. 1 ил.The invention relates to computer technology and can be used in the construction of storage devices. The purpose of the invention is to increase the speed of devices. The device comprises an address code converter, a register, a priority encoder, a switch, a group of OR elements, address inputs and an output, synchronizing and control inputs, a control output and a feature input. The addresses of the loaded and freed memory zones are fixed with features stored in the register. According to the state of the register, the priority encoder generates address codes of free zones. The presence of a group of OR elements allows not only sequential, but also parallel fixing in the register of signs of loaded and released zones. 1 ill.

Description

елate

сwith

Изобретение относитс к вычислительной технике и может быть использовано при построении запоминающих устройств.The invention relates to computer technology and can be used in the construction of storage devices.

Цель изобретени - повышение быстродействи устройства.The purpose of the invention is to increase the speed of the device.

На фиг, 1 приведена функциональна схема устройства,On Fig, 1 shows a functional diagram of a device

Устройство содержит (фиг, 1) преобразователь 1 кода адреса, регистр 2, приоритетный шифратор 3, коммутатор 4, группу элементов ИЛИ 5, адресные вход 6 и выход 7, синхровход 8, первый 9 и второй 10 управл ющие входы, управл ющий выход 11 и вход 12 признаков,The device contains (FIG. 1) an address code converter 1, register 2, priority encoder 3, switch 4, a group of OR elements 5, address input 6 and output 7, clock input 8, first 9 and second 10 control inputs, control output 11 and entry of 12 signs,

Вход признаков преобразовател 1 кода адреса соединен с выходом регистра 2 и входом приоритета шифратора 3, вход кода - с выходом коммутатора 4 и адресным выходом 7 устройства, а выход - с первыми входами элементов ИЛИ 5 группы, вторыеThe input of signs of the converter 1 of the address code is connected to the output of the register 2 and the priority input of the encoder 3, the code input to the output of the switch 4 and the address output 7 of the device, and the output to the first inputs of the OR elements of group 5, the second

входы которых подключены по входу 12 признаков устройства, а выходы - к информационному входу регистра 2, синхровход и вход разрешени записи которого подключены, соответственно, к синхровходу 8 и первому управл ющему входу 9 устройства. Выход запроса шифратора 3 подключен к управл ющему выходу 11 устройства, а информационный выход - к первому информационному входу коммутатора 4, второй информационный вход которого соединен с адресным входом 6 устройства, а управл ющий вход - со вторым управл ющим входом 10 устройства .the inputs of which are connected at the input 12 of the device features, and the outputs are connected to the information input of the register 2, the sync input and the recording enable input of which are connected, respectively, to the sync input 8 and the first control input 9 of the device. The request output of the encoder 3 is connected to the control output 11 of the device, and the information output is connected to the first information input of the switch 4, the second information input of which is connected to the address input 6 of the device, and the control input to the second control input 10 of the device.

Реализованный вариант за вл емого устройства предназначен дл адресации зон пам ти в соответствии с четырехразр дными кодами их адресов и выполнен на основе серии К555, в частности, преобразователь 1 - на К155ИДЗ и К555ПП5. регистрThe implemented embodiment of the claimed device is intended for addressing memory zones in accordance with the four-bit codes of their addresses and is based on the K555 series, in particular, converter 1 - on K155IDZ and K555PP5. register

2 - на К555ТМ8, шифратор 3 - на К555ИВ1, коммутатор 4 - на К555КП11.2 - on K555TM8, encoder 3 - on K555IV1, switch 4 - on K555KP11.

Устройство работает следующим образом .The device operates as follows.

Совокупность управл ющих сигналов на входах устройства задает различные режимы его работы.The set of control signals at the inputs of the device sets various modes of its operation.

Режим загрузки задаетс установкой в 1 сигнала ЗАГР на входе 9 и в О сигнала ПОИСК на входе 10. Коммутатор 4 подключен вход 6 к выходу 7. При параллельной загрузке на вход 12 поступает код признаков зан тости, который устанавливаетс на выходах элементов ИЛИ 5 и по отрицательному фронту, сигнала СИ на входе 8 в тех разр дах регистра 2, которые соответствуют зан тым зонам, устанавливаетс 1. При последовательной загрузке код загружаемой зоны поступает по входу 6. В преобразователе 1 из этого двоичного кода формируетс унитарный код, в котором разр д , соответствующий поступившему двоичному коду, фиксируетс уровнем О, а прочие разр ды - уровнем 1. Этот код сравниваетс в кодом признаков на выходе регистра 2. При совпадении уровн О соответствующего разр да унитарного кода, сформированного из двоичного кода на входе кода преобразовател 1 с признаками свободной зоны соответствующего разр да кода на входе признаков преобразовател 1 в этом разр де на выходе преобразовател 1 формируетс признак зан тости 1, в прочих же разр дах подтверждаютс предыдущие состо ни . Модифицированный код, поступив с выхода преобразовател 1 через элементы ИЛИ 5 по СИ устанавливаетс в регистре 2. При установке признака зан тости в последнем из разр дов регистра 2 шифратор 3 вырабатывает сигнал запроса и на выход 11 поступает сигнал полной зан тости пам ти ПЗ.The boot mode is set by setting the LOAD signal at input 9 and O of the SEARCH signal at input 10 in 1. Switch 4 connects input 6 to output 7. When parallel loading, input 12 receives a code of employment signs, which is set at the outputs of OR elements 5 and to the negative edge of the SI signal at input 8 in those bits of register 2, which correspond to occupied zones, is set 1. During sequential loading, the code of the loaded zone is received at input 6. In converter 1, a unitary code is generated from this binary code in which the bit d, corresponding to the incoming binary code, is fixed by level O, and other bits by level 1. This code is compared in the code of signs at the output of register 2. If level O matches the corresponding bit of the unitary code generated from the binary code at the input of the converter code 1 s by the signs of the free zone of the corresponding bit of the code at the input of the signs of the converter 1, in this bit at the output of the converter 1, a busy indicator 1 is generated, in the other bits the previous states are confirmed. The modified code, coming from the output of the converter 1 through the OR elements 5 via SI, is set in register 2. When the busy flag is set in the last of the bits of register 2, the encoder 3 generates a request signal and the full memory signal PZ is sent to output 11.

В режиме обмена на выходах 9,10 установлен О. Адреса зон передаютс со входа 6 через коммутатор 4 на выход 7. Изменение кода признаков в регистре 2 блокируетс .In exchange mode, outputs O are set to 9.10. Zone addresses are transmitted from input 6 through switch 4 to output 7. Changing the feature code in register 2 is blocked.

Режим очистки задаетс повторной установкой 1 на входе 9 и О на входе 10. При последовательной очистке на вход 6 поступает код адреса подлежащей очистке зоны, который в преобразователе 1 сравниваетс с кодом признаков регистра 2. При совпадении уровн О в том разр де унитарного кода, который соответствует коду адреса очищаемой зоны, с уровнем 1 признака зан тости соответствующего разр да регистра, в этом разр де на выходе преобразовател 1 устанавливаетс О, а в прочих разр дах на выходе преобразовател 1 подтверждаютс предыдущиеThe cleaning mode is set by re-setting 1 at the input 9 and О at the input 10. During sequential cleaning, input 6 receives the address code of the zone to be cleaned, which in the converter 1 is compared with the code of the signs of register 2. If the level O coincides with that of the unitary code, which corresponds to the address code of the zone to be cleaned, with the level 1 of the indicator of occupancy of the corresponding bit of the register, O is set in this bit at the output of converter 1, and in the other bits at the output of converter 1, the previous ones are confirmed

состо ни регистра 2. По СИ модифицированный код заноситс через элементы ИЛИ 5 регистр 2 и в его соответствующем разр де признак зан тости снимаетс . При нормальной очистке модифицированный код признаков поступает на информационный вход регистра 2 через элементы ИЛИ 5 со входа 12.status of register 2. According to the SI, the modified code is entered through the OR 5 elements of register 2 and in its corresponding category the busy indicator is cleared. During normal cleaning, the modified feature code is sent to the information input of register 2 through OR elements 5 from input 12.

режим поиска свободной зоны задаетс free zone search mode is set

уровн ми О на входе 9 и 1 на входе 10. Коммутатор 4 подключает ко входу кода преобразовател 1 и выходу 7 устройства информационный выход дешифратора 3. Код адреса первой из свободных зон определ етс шифратором 3 по состо нию регистра 2.by O levels at input 9 and 1 at input 10. Switch 4 connects the information output of decoder 3 to the code input of converter 1 and device output 7. The address code of the first free zone is determined by encoder 3 by the state of register 2.

В режиме поиска свободных зон с их последующей загрузкой сигнал ПОИСК дополн етс сигналом ЗАГР. Признаки зан тости устанавливаютс в регистре 2 в соответствии с кодом на информационном выходе шифратора 3 аналогично работе в режиме загрузки. По СИ в регистр 2 заноситс новое состо ние на выходе преобразовател 1 и шифратор 3 формирует код очередной свободной зоны.In the free zone search mode with their subsequent loading, the SEARCH signal is supplemented by the LOAD signal. Signs of employment are set in register 2 in accordance with the code on the information output of encoder 3, similarly to operation in boot mode. By SI, a new state at the output of converter 1 is entered into register 2, and encoder 3 generates the next free zone code.

Таким образом, устройство фиксирует адреса свободных зон и осуществл ет их приоритетный поиск. При этом, если в устройстве-прототипе осуществл ютс лишь последовательные загрузка и очистка зон пам ти, то в предлагаемом устройстве возможна и параллельна фиксаци зон, что при адресации шестнадцати зон в реализованном варианте предлагаемого устройства составит выигрыш в быстродействии максимум в 16 раз при работе в указанных режимах .Thus, the device records the addresses of free zones and carries out their priority search. Moreover, if in the prototype device only sequential loading and cleaning of memory zones is carried out, then in the proposed device it is also possible to fix zones in parallel, which, when addressing sixteen zones in the implemented version of the proposed device, will result in a maximum speed gain of 16 times when working in specified modes.

Формул а изобретени Formulas of the invention

Устройство дл адресации пам ти, содержащее преобразователь кода адреса, регистр, приоритетный шифратор и коммутатор , выход которого вл етс адреснымA device for addressing a memory comprising an address code converter, a register, a priority encoder, and a switch whose output is an address

выходом устройства и подключен к входу кода преобразовател кода, вход признаков которого соединен с входом приоритетного шифратора и выходом регистра, синхров- ход которого вл етс соответствующимthe output of the device and connected to the code input of the code converter, the input of the signs of which is connected to the input of the priority encoder and the output of the register, the clock of which is corresponding

входом устройства, а вход разрешени записи - первым управл ющим входом устройства , выход запроса шифратора вл етс управл ющим выходом устройства , а информационный выход шифратораthe input of the device, and the recording enable input is the first control input of the device, the encoder request output is the control output of the device, and the information output of the encoder

подключен к первому информационному входу коммутатора, второй информационный вход которого вл етс адресным входом устройства, а управл ющий вход - вторым управл ющим входом устройства, отличающеес тем. что, с цельюconnected to the first information input of the switch, the second information input of which is the address input of the device, and the control input is the second control input of the device, characterized in that what, with the aim

повышени быстродействи , оно содержит группу элементов ИЛИ, первые входы которых соединены с выходом преобразовател to improve performance, it contains a group of OR elements, the first inputs of which are connected to the output of the converter

кода адреса, вторые вл ютс входом признаков устройства, а выходы подключены к информационному входу регистра.address code, the second is the input of device attributes, and the outputs are connected to the information input of the register.