RU1786476C - Источник вторичного электропитани дл сети посто нного напр жени - Google Patents

Abstract

Использование: в источниках вторичного электропитани  с импульсным регулированием дл  радиоэлектронных средств. Сущность изобретени : устройство содержит генератор 1, компаратор 2, источник опорного напр жени  3, логические элементы 2И 4-6, логический элемент 2 ИЛИ 7, RC-триггер 8, два D-триггера 9,10, инвертор 11, две интегрирующих цепи 12, 13, транзисторы 14-18, диод 19, резисторы 20-23, ре- зистивный делитель 24, LCD-фильтр 25, логический узел 26, выполненный на логических элементах совпадени . Устройство способно стабилизировать выходное напр жение при глубоких провалах напр жени  первичной сети. 1 з.п. ф-лы, 3 ил,

Description

tinum логически злементой

(Due.f

Изобретение относитс  к электротехнике , конкретно к источникам вторичного электропитани  с импульсным регулированием дл  радиоэлектронных средств.

Наиболее предпочтительна  область использовани  - устройства вычислительной техники и аппаратура, работающие от батареи (аккумул тора) при предъ влении к ним повышенных требований в отношении массо-габаритных характеристик и КПД.

Известен стабилизатор посто нного напр жени , работающий в режиме широтно- импульсной модул ции, содержащий регулирующий транзистор, DLC-фильтр и схему управлени , основу которой составл ет микросхема К142ЕП1 (см., например, Справочник Микросхемы дл  бытовой аппаратуры , М.: Радио и св зь, 1989, с.50). Эта микросхема содержит дифференциальный усилитель, формирователь пилообразного напр жени , работающий с внешней емкостью от внешнего генератора пр моугольного напр жени , широтно-импульс- ный модул тор, согласующие транзисторы и источник опорного напр жени . Выход ширртно-импульсного модул тора св зан с общей базой первого согласующего транзистора , эмиттер второго согласующего транзистора подключен к общему проводу схемы, а коллекторы обоих согласующих транзисторов через промежуточный транзистор св зан с базой регулирующего транзистора . Дифференциальный усилитель сравнивает выходное напр жение с опорным , а широтно-импульсный модул тор выдает импульсы, скважность которых пропорциональна разности между входным и выходным напр жением стабилизатора при определенном токе нагрузки.

Недостатком стабилизатора  вл етс  то, что он способен работать лишь при входных напр жени х 10...40 В. Тем не менее в технике электропитани  радиоэлектронной аппаратуры часто возникает потребность в получении сравнительно низких напр жений (наиболее часто 5 В) при уровн х входного напр жени , максимально близко приближающихс  к требуемым выходным. К недостаткам микросхемы К142ЕП1 относ тс  также большое количество внешних навесных элементов и необходимость подключени  к ней внешнего источника напр жени  модул ции , к тому же изолированного.

Наиболее близок к предлагаемому источник вторичного электропитани  дл  сети посто нного напр жени , содержащий генератор , компаратор, первый логический элемент 2И, входы которого подключены к выходам генератора и компаратора, RS- триггер, вход S которого соединен с выходом первого логического элемента 2И, первый транзистор n-p-n-типа, база которого подключена к выходу RS-триггера, второй транзистор n-p-n-типа, базой соединенный

с эмиттером первого транзистора, рези- стивный делитель, включенный между выходным выводом и общей шиной, а выходом подключенный к инвертирующему входу компаратора, неинвертирующий вход которого соединен с выходом источника опорного напр жени , DLC-фильтр, конденсатбр которого включен между выходным выводом и общей шиной, и входной вывод - универсальна  подсистема дл  построени 

импульсных источников питани  фирмы Fairchild (микросхема ju. A76S40): см. книгу Л.Фолкенберри Применение операционных усилителей и линейных ИС, М.: Мир, 1985, § 10.3.3 на с.311.,.320. У микросхемы

/г A78S40 по вилс  отечественный аналог КР1156ЕУ1.

В понижающем стабилизаторе посто нного напр жени , с.315 книги Л.Фолкенберри , рис.10.17а, коллекторы обоих

выходных транзисторов соединены меж|цу собой и подключены вместе с выводом питани  микросхемы к входу, а между эмиттером второго выходного транзистора и выходом устройства включен дроссель, который вместе с конденсатором и внутрйн- ним диодом микросхемы образует DLC-фильтр. В схеме управлени  выход Ы- нератора и инверсный вход R RS-триггера соединены между собой.

Недостаток микросхем /гА78540 (КР1156ЕУ1) заключаетс  в том, что стабилизаци  срываетс  при понижении напр жени  первичной сети до величины Unp, равной сумме выходного напр жени  и остаточного напр жени , которое может достигать 2,8 В. Столь значительна  величина остаточного напр жени  объ сн етс , во- первых, включением выходных транзисторов по схеме Дарлингтона, что было

вызвано необходимостью сопр жени  управл ющего входа силового ключа с триггером , а во-вторых, наличием естественной паузы модул тора, а значит и ключа, ; Целью изобретени   вл етс  снижение

нижнего предела входного напр жени  (при котором сохран етс  стабилизаци  выходного напр жени ).

Поставленна  цель достигаетс  тем, в источнике вторичного электропитани  Дл 

сети посто нного напр жени , содержащем генератор, компаратор, первый логический элемент 2И, входы которого подключен4 к выходам генератора и компаратора, RS- триггер, вход S которого соединен с выходом первого логического элемента 2И, первый транзистор n-p-n-типа, база которого подключена к выходу RS-триггера, второй транзистор n-p-n-типа, базой соединенный с эмиттером первого транзистора, рези- стивный делитель, включенный между выходным выводом и общей шиной, а выходом подключенный к инвертирующему входу компаратора, неинвертирующий вход которого соединен с выходом источника опорно- го напр жени , DLC-фильтр, конденсатор которого включен между выходным выводом и общей шиной, и входной вывод, введены третий и четвертый транзисторы p-n-p-типа и п тый транзистор п-р-п-типа, первый, второй, третий и четвертый резисторы , диод, второй и третий логические элементы 2И, перва  и втора  интегрирующие RC-цепи, логический элемент 2ИЛИ, инвертор, первый и второй D-триггеры и логический узел, причем эмиттеры третьего и четвертого транзисторов соединены с входным выводом, коллектор третьего транзистора подключен к входу DLC-фильтра, база третьего транзистора подключена кто- козадающей цепи и к коллектору четвертого транзистора, между точкой соединени  эмиттеров третьего и четвертого транзисторов и коллектором п того транзистора включены последовательно соединенные первый и второй резисторы, обща  точка которых соединена с базой четвертого транзистора , эмиттер второго транзистора подключен к общей шине, к которой через диод подключен и эмиттер п того транзистора, база которого соединена с коллектором первого транзистора и через третий резистор - с выводом дл  подключени  источника вспомогательного питани , перва  интегрирующа  RC-цепь входом подключе- на к выходу генератора, а выходом - к первому входу логического элемента 2 ИЛ И, второй вход которого соединен с выходом компаратора, второй логический элемент 2И входами подключен к выходам генератора и логического элемента 2ИЛИ, а выходом - к инверсному входу R RS-триггера , коллектор второго транзистора подключен к одному из входов третьего логического элемента 2И, через последовательно соеди- ненные инвертор и вторую интегрирующую RC-цепь - к его другому входу, а через четвертый резистор - к выводу дл  подключени  источника питани  логических элементов, выход третьего логического эле- мента 2И подключен к счетному входу первого D-триггера, выход инвертора - к счетному входу второго D-триггера, информационные входы первого и второго D-триггеров подключены соответственно к

инверсному выходу второго D-триггера и к пр мому выходу первого D-триггера, первый и второй входы логического узла подключены соответственно к пр мым выходам обоих D-триггеров, третий и четвертый входы - к их инверсным выходам, а первый и второй выходы - соответственно к в ыходу резистивного делител  и к базе п того транзистора , при этом логический узел, обеспечивающий на первом и втором выходах следующую логическую функцию:

TX-I yi) (ха yi),

где XL yi, X2, уа - сигналы соответственно на первом, втором, третьем и четвертом входах ,

выполнен на четырех логических элементах совпадени , причем входы первого и второго логических элементов совпадени  использованы в качестве соответственно первого, второго,третьего и четвертого входов логического узла, в качестве первого и второго выходов которого использованы выходы третьего и четвертого логических элементов совпадени  с открытыми коллекторами . Кроме того, в источник введен преобразователь посто нного напр жени  в переменное, содержащий первый и второй буферные элементы с инверсией и открытыми коллекторами, шестой и седьмой транзисторы, п тый и шестой резисторы, трансформатор, первична  обмотка которого выполнена с отводом от средней точки, подключенным к выводу дл  подключени  источника питани  преобразовател , а вторичные обмотки использованы в качестве дополнительных выходов, при этом входы первого и второго буферных элементов подключены соответственно к выходам первого и второго логических элементов совпадени , а выходы буферных элементов соединены с базами шестого и седьмого транзисторов, подключенных соответственно через п тый и шестой резисторы к выводу дл  подключени  источника питани  логических элементов, коллекторы шестого, седьмого транзисторов соединены с крайними выводами первичной обмотки трансформатора , а эмиттеры - с общей шиной.

Сущность изобретени  заключаетс  в том, что управление состо нием внешнего регулирующего транзистора, эмиттером подключенным к входному выводу положительной пол рности, осуществл етс  через промежуточный транзистор от коллектора выходного транзистора схемы управлени , базой подключенного к RS-триггеру этой схемы и в том, что база промежуточного транзистора, к которой кроме указанного

выходного транзистора схемы управлени  подключена токозадающа  цепь, как и выход резистивного делител , шунтируютс  логическими элементами с открытыми коллекторами на врем  естественной паузы схемы управлени , что позвол ет избавитьс  от этой паузы в работе регулирующего транзистора. Определение границ этой паузы , на врем  которой регулирующий транзистор включаетс  принудительно, ведетс  путем исследовани  состо ни  второго транзистора схемы управлени  посредством логической части, включающей в себ  указанные логические элементы, два D- триггера, схему дл  формировани  импульсов дл  их счетных входов и два логических элемента совпадени , обрабатывающих сигналы D-триггеров и управл ющих логическими элементами с открытыми коллекторами .

Вы вление границы регулируемой паузы осуществл етс  введенными в схему управлени  интегрирующей цепью и логическими элементами (2ИЛИ и вторым 2И) и основано на возврате RS-триггера этой схемы в положение, соответствующее закрытому состо нию транзисторов, подключенных к триггеру, после вы влени  естественной паузы.

На фиг. 1 представлена схема источника вторичного электропитани ; на фиг. 2 - ее развитие дл  получени  нескольких дополнительных выходов; на фиг. 3 даны эпюры в характерных точках схемы.

Источник вторичного электропитани  дл  сети посто нного напр жени  состоит из генератора 1, компаратора 2, источника опорного напр жени  3, первого 4, второго 5 и третьего 6 логических элементов 2И, логического элемента 2ИЛИ 7, RS-триггера 8 с инверсным входом первого D-триггера 9, второго D-триггера 10, инвертора 11, первого 14 и второго 15 транзисторов типа проводимости n-p-п, третьего 16 и четвертого 17 транзисторов, имеющих тип проводимости p-n-р, п того транзистора 18 типа n-p-п, из диода 19, первого 20, второго 21, третьего 22 и четвертого 23 резисторов, резистивного делител  24, LCD-фильтра 25 и из логиче- ского узла 26 с четырьм  входами, выполненного на первом 27, втором 28, третьем 29 и четвертом 30 логических элементах совпадени  в виде логических элементов 2И-НЕ, причем элементы 29, 30 использованы с открытым коллектором.

Между входом источника вторичного электропитани  и его выходом включены последовательно соединенные транзистор 16 и DLC-фильтр 25, причем эмиттер упом нутого транзистора подключен ко входному

выводу положительной пол рности. Чбрез резистивный делитель 24 выход источника соединен с инвертирующим входом койпа- ратора 2, неинвертирующий вход которого

соединен с выходом источника опорного напр жени  3. Входы первого элемента 2И 4 подключены к выходам генератора 1 и компаратора 2. Выход компаратора 2 подключен также к первому входу логического

0 элемента 2ИЛИ 7, а выход генератора 1 подключен к первому входу второго логического элемента 2Й 5 и через интегрирующую цепь 12 ко второму входу логического элемфнта 2ИЛИ 7, при этом выходы первого 4 и вто5 рого 5 логических элементов 2И подключены ко входам S и R RS-триггера 8, Выход триггера 8 подключен к базе транзистора 14, эмиттер которого соединен с базой транзистора 15. Эмиттер транзистора 15 гюд0 ключей к общему проводу схемы устройства (в том числе схемы управлени ). Коллектор транзистора 14 соединен с базой транзистора 18, а через резистор 22 - одновременно с цепью питани  схемы управлени . К обще5 му проводу схемы через диод 19 подключен эмиттер транзистора 18. Между входным выводом положительной пол рности, К которому подключен и эмиттер транзистора 17, и коллектором транзистора 18 включены

0 последовательно соединенные резисторы 20, 21, обща  точка которых подключена к базе транзистора 17. Коллектор транзистора 15 подключен к одному из входов логического элемента 2И 6, через последовательно

5 соединенные инвертор 11 и интегрирующую RC-цепь 13 ко второму входу логич ско- го элемента 2И 6, а через резистор 23| - к цепи питани  логических элементов. В ыхо- ды логического элемента 2И 6 и инвертора

0 11 подключены соответственно к счетным входам первого 9 и второго 10 D-триггйров, D-входы первого и второго 0-триггеров;под- ключены соответственно к выходу Q втфого D-триггера и к выходу Q первого D-триггера,

5 Выходы Q D-триггера 9 и D-триггера подключены соответственно к первому и второ; му входам логического узла 26, а выхсфы Q этих триггеров - соответственно к третьему и четвертому входам узла 26. Первый и вто0 рой выход этого узла подключены соответственно к выходу резистивного делител  24 и к базе транзистора 18, Первый и второй выходы логического узла 26  вл ютс  вводами логического элемента 2И-НЕ 27, а тр)етий

5 и четвертый входы этого узла - входами логического элемента 2И-НЕ 28. Выхо}ц логического элемента 27 подключен к первым входам логических элементов 29,30, а вЫход логического элемента 28 подключен кс| вторым входам логических элементов 29, 30.

Выходы этих логических элементов  вл ютс  первым и вторым выходами логического узла.

В источнике вторичного электропитани , снабженном одним или несколькими дополнительными каналами выходного напр жени  (фиг. 2) имеетс  также преобразователь 31 посто нного напр жени  в переменное, включающий в себ  буферные элементы 32, 33 с инверсией и открытыми коллекторами, шестой 34 и седьмой 35 транзисторы , п тый и шестой резисторы 36,37 и трансформатор 38 с первичной обмоткой 39 и вторичной 40, причем таковых может быть по числу требуемых дополнительных каналов . Входы буферных усилителей подключены к выходам первого 27 и второго 28 логических элементов совпадени , а выходы - к базам транзисторов 34, 35, подключенных кроме того через резисторы 36, 37 к цепи питани  логических элементов. Коллекторы транзисторов 34, 35 подключены к крайним выводам первичной обмотки 39 трансформатора 38, а средн   точка этой обмотки и эмиттеры транзисторов 34, 35 подключены соответственно к цепи питани  преобразовател  и к общему проводу схемы источника.

Эпюры на фиг. 3 показывают напр жени :

41 - на коллекторе транзистора 15 (временные интервалы TI и Т2  вл ют собой естественную и регулируемую паузы схемы управлени );

42 - на выходе инвертора 11;

43 - на выходе интегрирующей НС-цепи 13 (на эпюру 43 наложен уровень 44 логической единицы логического элемента 6); 45-47 - видоизменение эпюр 41-43 при предельно пониженном входном напр жении , когда регулируема  пауза исчезает (г2 0);

48 - на выходе логического элемента 2И 6;

49 - на выходе Q первого D-триггера 9;

50 - на выходе Q второго D-триггера 10;

51 - на выходе первого логического элемента совпадени  27;

52 - на выходе второго логического элемента совпадени  28;

53 - выделенный временной интервал п , во врем  которого производитс  шунтирование выхода делител  24 и базы транзистора 18.

Ниже приводитс  описание работы источника вторичного электропитани  дл  сети посто нного напр жени .

Транзисторы 14, 15 открываютс  с частотой генератора 1 на врем , которое может измен тьс  от как угодно малого значени 

до величины, большей чем врем  закрытого состо ни  транзистора примерно в 8 раз. Соотношение времени открытого и закрытого состо ни  (широтно-импульсна  модул ци ) зависит от разности между входным и выходным напр жени ми, а также от величины тока нагрузки, причем ко времени закрытого состо ни  добавл етс  еще посто нно присутствующа  естественна 

пауза на врем  релаксации генератора 1.

Чтобы достичь цель изобретени  несмотр  на указанную особенность схемы уп- равлени , нужно обеспечить открытое

состо ние силового ключа (регулирующего транзистора 16) во врем  естественной паузы , т.е. реализовать такой алгоритм управлени  силовым ключом, чтобы он работал в той же фазе, что и транзисторы 14, 15, только на этапах формировани  регулируемой паузы. На этапе же прохождени  нерегулируемой (естественной) паузы фазы работы транзисторов 14, 15 и силового ключа должны быть противоположными. Однако сделать это известными средствами нельз , так как естественна  и регулируема  паузы сливаютс , и граница между ними неразличима . В насто щем изобретении эта задача решаетс  следующим образом.

Сигнал с коллектора транзистора 14 используетс  дл  управлени  силовым ключом , а сигнал с коллектора транзистора 15 - дл  управлени  D-триггерами 9, 10. Во врем  открытого состо ни  транзистора 14

транзисторы 18 и 17 закрыты. Следовательно , будет открыт транзистор 16. И наоборот, в закрытом состо нии транзистора 14 надлежит быть открытым транзистору 18 (ток его базы проходит через резистор 22), его

коллекторный ток составит ток базы транзистора 17 и последний станет шунтировать база-эмиттер транзистора 16, который закрываетс . По цепи обратной св зи через резистивный делитель 24 выходное

напр жение поступает на компаратор 2,

где сравниваетс  с опорным. Компаратор

2 совместно со схемой 2И 4 и триггером 8

формируют управл ющий широтно-модулированный сигнал дл  транзисторов 14 и 15.

Дальнейшее взаимодействие транзисторов 14,18, 17 и 16 образуют обычную цепь автоматического регулировани , характеризующуюс  синфазным состо нием транзистора 14 и транзистора 16. Излом фазы регулировани  (обеспечение противоположных состо ний транзисторов 14 и 16) достигаетс  воздействием на базу транзистора 18 со стороны открытого коллекторного второго выхода логического узла 26.

Во врем  возникновени  паузы (котора  начинаетс  с нерегулируемой ее части) по вл етс  положительный перепад напр жени  на указанном втором выходе схемы управлени  (резистор 23 выступает коллекторной нагрузкой транзистора 14) - см. эпюру 41 на фиг. 3. Импульс, представленный на этой эпюре, создаетс  всей логической частью за вленного устройства в том числе введенными элементами, однако начальна  часть - положительный перепад и примыкающа  к нему плоска  вершина обусловлены только релаксацией генератора. Из этой части вырезаетс  импульс 48 дл  синхронизации первого D-триггера 9. Происход т та кие процессы: импульс 41 инвертируетс  (инвертор 11), интегрируетс  RC-цепью 13, а затем над полученным после этой цепи напр жением 43 и иеходным импульсом 41 выполн етс  операци  конъюнкции (элемент 2И 6). Регулирующий импульс 48 имеет один и тот же вид независимо от того, будет ли регулируема  пауза в работе транзистора 15 схемы управлени  после естественной (номинальной ) паузы, или ее не будет (тг 0). Под воздействием синхронизирующего импульса 48 D-триггер 9 перейдет в состо ние, противоположное состо нию второго D- триггера 10 (сравните эпюры 49, 50). От первого же положительного перепада внутри импульса 42 (при Г2 О этот перепад за врем  между импульсами 48 единственный) D-триггер 10 примет то же состо ние, в котором уже находитс  первый D-триггер (эпюра 50). Процесс переключени  обоих D-триггеров будет непрерывным и характеризоватьс  посто нным запаздыванием перехода D-тр.иггера 10 в состо ние, тождественное состо нию D-триггера 9 на номинальную паузу схемы управлени  (ri).

Во врем  устанавливающихс  взаимно противоположных состо ний D-триггеров 9 и 10 на выходах первой и второй схем совпадени  27 и 28 установ тс  одинаковые состо ни : а именно логические единицы (или логические нули, если первый и второй логические элементы примен ютс  в виде 2И или 2ИЛИ-НЕ). По совпадению логических единиц на выходах первого и второго логических элементов 27, 28 (см. эпюры 51 и 52) станут шунтироватьс  открытыми коллекторами третьего и четвертого логических элементов напр жение обратной св зи и широтно-модулированный сигнал на коллекторе транзистора 14 (на врем  п). Шунтирование базы транзистора 18 приведет к принудительному открыванию транзистора 16, а шунтирование выхода резистивного делител  23, что равносильно отключению обратной св зи, обусловит переключение

RS-триггера 8 по входу S сразу же по окончании процесса релаксации генератор 1 и формирование минимальной длительности паузы, т.е. в размере лишь ri и таким образом скажетс  выделенной ее естественна  длина (эпюра 53). В момент окончани  первой половины импульса 41 на коллекторе транзистора 15 возникает положительный перепад на выходе инвертора 11, которым

0 переключаетс  второй D-триггер 10. Сигналы на выходах логических элементов 27, 28 станов тс  взаимно инверсными, и шунтирование логическими элементами 29, 30 выходов делител  23 и базы транзистору 18

5 прекратитс . Если пауза в работе силового ключа должна быть больше, чем естественна  пауза т схемы управлени , то на выходе компаратора напр жение примет вид логического нул , а поскольку напр жение

0 на выходе интегрирующей цепи 12 ещё не стало логической единицей (после по влени  логической единицы на выходе генератора 1), будет получен импульс логического нул  на выходе элемента 2ИЛИ 7 и, т.к.

5 по вление логического нул  на любом входе второго логического элемента 2И 5 вызывает логический нуль на его выходе, триггер 8 снова переключитс  по входу R и начнётс  втора  половина импульса 41 (регулируема 

0 пауза). Силовой ключ (транзистор 16) с э|ого момента будет управл тьс  по обычной цепи обратной св зи.

В многоканальном варианте исполнени  источника с дополнительным преобра5 зователем 31 посто нного напр жени  в переменное (фиг. 2) на входы буферных Јле- ментов 32, 33 этого преобразовател  поступают напр жени  51, 52 (см. фиг. 3), вырабатываемые первым 27 и вторым 28

0 логическими элементами совпадени . Во врем  овпадени  логических единиц на выходах Q триггеров 9, 10 закрываетс  выводной транзистор буферного элемента 3;2 и откроетс  транзистор 34, базовый ток кбто5 рого будет протекать через резистор 3$. В буферном элементе 33 выходной транзистор в это врем  будет открытым, и он будет шунтировать переход база-эмиттер транзистора 35. Затем при совпадении логи чес|ких

0 единиц на инверсный выходах Q триггеров 9, 10 откроетс  транзистор 35 и т.д., в обычных двухтактных преобразовател х. Вс  предшествующа  схема основной чфти устройства представл еттаким образом дл 

5 преобразовател  31 источник парафазйого сигнала, а возбудителем колебаний выступает генератор 1.

Примечательно, что естественна  пауза П этой схемы в преобразователе 31  витс  задержкой включени  очередного его транзистора после окончани  подачи базового тока в выключаемый транзистор, чем устран ютс  сквозные токи - без применени  каких-либо специальных схем дл  этого. Естественна  пауза ri схемы управлени , от которой ранее нужно было избавитьс  (в части работы силового ключа основного канала ), теперь становитс  полезной.

Напр жение, снимаемое с одной (нескольких) вторичной обмотки трансформатора 38 может использоватьс  непосредственно в виде переменного, выпр мл тьс  или использоватьс  иначе дл  нужд конкретных потребителей.

Предложенный источник вторичного электропитани  дл  сети посто нного напр жени  выгодно отличаетс  от прототипа тем, что он способен стабилизировать выходное напр жение при более глубоких провалах (снижени х) напр жени  первичной сети вплоть до значени  1)вых + Унас, где обе составл ющие суть выходное напр жение источника питани  и напр жение насыщени  цепи коллектор-эмиттер силового ключа (регулирующего транзистора).

Достигнуто это: 1. Введением регулирующего транзистора, подключенного эмиттером к одному из входных выводов, что не было известным применительно к стандартной схеме управлени  импульсным стабилизатором (микросхеме КР1156ЕУ1);

2. Устранением нерегулируемой паузы в работе силового ключа, характерной дл  схемы управлени  КР1156ЕУ1, причем новое техническое решение реализовано также на микросхемах: шесть простых логических элементов и два D-триггера, что эквивалентно 2,5 корпусам, из которых D- триггеры занимают один корпус.

Это дает те преимущества, что 1) при работе такого источника питани  аппаратуры вычислительной техники глубокие провалы напр жени  сети (например, бортсети автомобил  при запуске двигател ) не привод т к изъ нам качества выходного напр жени  и, следовательно, потер м информации в пам ти запоминающих устройств;

2) если предложенный источник питани  работает в составе автономной необслуживаемой аппаратуры, первичным источником энергии в котором  вл етс  батаре , увеличиваетс  срок службы объекта, т.к. он остаетс  действующим при более полном разр де батареи.

Напр жение питани  интегральных микросхем может быть тоже, что получаетс  в результате стабилизации. Запуск источника питани  производитс  с естественными паузами (что снижает пусковой ток), и только после достижени  выходным напр жением нижнего уровн  питани  микросхем вводитс  в действие логическа  часть устройства , устран юща , если в этом есть необходимость , нерегулируемую паузу Г в работе силового ключа.

К достоинствам описанного источника питани  относитс  и то, что его логическа  часть нар ду со своей основной функцией

0 способна выполн ть функцию возбудител  парафазных управл ющих импульсов, удобных дл  создани  преобразователей посто нного напр жени  в переменное, что облегчает построение многоканальных ис5 точников питани . Эта же логическа  часть без каких-либо других дополнительных средств решает задачу устранени  сквозных токов транзисторов преобразовател , что уменьшает потери электрической энер0 гии в нем.

Следует отметить, что изменени  в ис- . ходной схеме управлени  не нарушают ее свойств при обычном включении (как отдельного элемента в микросхемном испол5 нении), Если же прибегать к устранению естественной (нерегулируемой) паузы, а микросхему использовать в обычном включении (известном до насто щего изобретени ), она работает как и исходна 

0 микросхема. Действительно, прохождение сигнала логического нул  с выхода генератора 1 (в момент его по влени ) на инверсный вход R RS-триггера 8 через элемент 2И 5 такое же, как и по пр мой св зи в исходной

Claims (1)

1. 5 микросхеме. Элементы же 12 и 7 при обычном включении не работают, т.к. триггер 8 по обоим входам при этом переключаетс  за цикл работы только по одному разу. Формула изобретени 

   0 1. Источник вторичного электропитани  дл  сети посто нного напр жени , содержащий генератор, компаратор, первый логический элемент 2И, входы которого подключены к выходам генератора и компа5 ратора, RS-триггер, вход S которого соединен с выходом первого логического элемента 2И, первый транзистор п-р-п-ти- па, база которого подключена к выходу RS- триггера, второй транзистор п-р-п-типа,

   0 базой соединенный с эмиттером первого транзистора, резистивный делитель, включенный между выходным выводом и общей шиной, а выходом подключенный к инвертирующему входу компаратора, неинвертиру5 ющий вход которого соединен с выходом источника опорного напр жени , DLC- фильтр, конденсатор которого включен между выходным выводом и общей шиной, и входной вывод, отличающийс  тем, что, с целью снижени  нижнего предела

   входного напр жени , в него введены третий и четвертый транзисторы р-п-р-ти- па и п тый транзистор п-р-п-типа, первый, второй, третий и четвертый резисторы , диод, второй и третий логические элементы 2И, перва  и втора  интегрирующие RC-цепи, логический элемент 2ЙЛИ, инвертор, первый и второй D-триггеры и логический узел, причем эмиттеры третьего и четвертого транзисторов соединены с входным выводом, коллектор третьего транзистора подключен к входу DLC-фильтра, база третьего транзистора подключена кто- козадающей цепи и к коллектору четвертого транзистора, между точкой соединени  эмиттеров третьего и четверто го транзисторов и коллектором п того транзистора включены последовательно соединенные первый и второй резисторы, обща  точка которых соединена с базой четвертого транзистора , эмиттер второго транзистора подключен к общей шине, к которой через диод подключен и эмиттер п того транзистора, база которого соединена с коллектором первого транзистора и. через третий резистор - с выводом дл  подключени  источника вспомогательного питани , перва  интегрирующа  RC-цепь входом подключена к выходу генератора, а выходом - к первому входу логического элемента 2ИЛИ, второй вход которого соединен с выходом компаратора, второй логический элемент 2И входами подключен к выходам генератора и логического элемента 2ИЛ И, а выходом

   - к инверсному входу RRS-триггера, коллектор второго транзистора подключен к одному из входов третьего логического элемента 2И, через последовательно соединенные инвертор и вторую интегрирующую RC-цепь

   - к его другому входу, а через четвертый резистор- к выводу дл  подключени  источника питани  логических элементов, выход третьего логического элемента 2И подключен к счетному входу первого D-триггера, а выход инвертора - к счетному входу второго D-триггера, информационные входы первого и второго D-триггеров подключены соответственно к инверсному выходу второго D-триггера и к пр мому выходу первого D- триггера, первый и второй входы логического узла подключены соответственно к пр мым выходам обоих D-триггеров, третий и четвертый входы - к их инверсным выходам, а первый и второй выходы - соответственно к выходу резистивного делител  и к безе п того транзисторов, при этом логический узел, обеспечивающий на первом и втором выходах следующую логическую функцию:

   (ХГ yi) (Х2 У2),

   где xi, yi, X2, У2 - сигналы соответственно;на первом, втором, третьем и четвертом входах, выполнен на четырех логических элемен|ах совпадени , причем входы первого и второго логических элементов совпадени  использованы в качестве соответственно первого, второго, третьего и четвертого вХо- дов логического узла, в качестве первого и второго выходов которого использованы выходы третьего и четвертого логических элементов совпадени  с открытыми коллекторами.

   2, Источник поп. 1,отличающи и с  

   тем, что, с целью получени  по меньщей мере одного дополнительного выхода, в него введен преобразователь посто нного напр жени  в переменное, содержащий первый и второй буферные элементы с йнверсией и открытыми коллекторами, шестой и седьмой транзисторы, п тый и шестой резисторы , трансформатор, первична  обмотка которого выполнена с отводом от средней точки, подключенным к выводу Дл 

   подключени  источника питани  преобразовател , а вторичные обмотки использованы в качестве дополнительных выходов, при этом входы первого и второго буферных элементов подключены соответственно к выходам первого и второго логических элементов совпадени , а выходы буферйых элементов соединены с базами шестогЬ и седьмого транзисторов, подключенных соответственно через п тый и шестой р зисторы к выводу дл  подключени  источника питани  логических элементов, коллекторы шестого, седьмого транзисторов соединены с крайними выводами первичной ки трансформатора, а эмиттеры - с общей

   шиной.