RU1783547C - Многоканальна система сбора и регистрации измерительной информации - Google Patents

Abstract

Изобретение относитс  к вычислительной и информационно-измерительной технике и может быть использовано в автоматизированных системах регистрации быстропротекающчх процессов. Целью изобретени   вл етс  расширение функциональных возможностей, повышение быстродействи  и уменьшение динамической погрешности при регистрации аналоговых сигналов. Поставленна  цель достигаетс  тем, что система дл  сбора и регистрации измерительной информации содержит N каналов регистрации по числу групп аналоговых и дискретных ЁХЙДОВ, каждый из которых содержит два устройства выборки- хранени  (УВХ), три коммутатора, программируемый усилитель,- АЦП, блок коммутации, буферное запоминающее устройство , счетчик адреса и блок управлени , кроме этого система содержит четыре компаратора , два усилител  (согласующий, инвертирующий ), два ЦАП, регистр способа запуска, регистр уровн  запуска, ре гистр контрольного сигнала блок элементов НЕ,, блок дешифрации, два одновибратора, два мультиплексора, блок отображени , генератор тактовых импульссв, 9 ил.

Description

Изобретение относитс  к вычислительной и информационно-измерительной технике и может быть использовано в автоматизированных системах регистрации быстропротекающих процессов.

Целью предлагаемого изобретени   вл етс  расширение функциональных возможностей , уменьшение динамической погрешности, повышение быстродействи  и надежности при регистрации аналоговых сигналов.

На фиг.1 представлена блок-схема предлагаемой системы; на фиг,2 - функциональна  схема блока управлени : на фиг.З - функциональна  схема блока отображени ;

на фиг.4-9 - временные диаграммы реботы системы в различных режимах.

Многоканальна  система содержит (фиг.1) N каналов 1 регистрации по числу групп аналоговых и дискретных входов, каждый из которых содержит два последовательно соединенных устройства выборки- хранени  (УВХ) 2.1, 2.2 и два коммутатора 3.1, 3.2 (дл  аналоговых сигналов), образующих две группы 4,5 аналоговых входов 4.1- 4.N, 5.1-5.N, выходы первого и второго коммутаторов 3.1, 3.2 соединены между собой и с первым информационным входом третьего коммутгпчэра б, выход которого соединен с информационным входом

00

00

ел

4

J

граммируемого усилител  7, содержащего усилитель 8, делитель сопротивлений 9, коммутатор 10, регистр диапазона 11 и буферный усилитель 12, вторую группу 13 управл ющих входов, аналого-цифровой преобразователь (АЦП) 14, блок 15 коммутации , буферное запоминающее устройство 16, группы 17.1-17.N дискретных входов, счетчик 18 адреса, блок 19 управлени , шину 20 данных, шину 21 адреса, шину 22 управлени , вход 23 внешнего тактировани , шину 24 прерываний, управл ющий выход 25, блок 26 дешифрации, регистр 27 способа запуска, регистр 28 уровн  запуска, регистр 29 контрольного сигнала, цифро-аналоговый преобразователь (ЦАП) 30, компараторы 31,32, согласующий 33 и инвертирующий 34 усилители, мультиплексоры 35,36, одно- вибраторы 37,38, вход 29 внешнего пуска, вход 40 внешнего вторичного пуска, компараторы 41,42,

блок 43 элементов НЕ, цифроаналого- вый преобразователь 44, генератор 45 тактовых импульсов, блок 46 отображени , выход 47 дл  подключени  к видеомонитору , выход 48 дл  подключени  к графопостроителю , .группа 49 информационных входов-выходов блока отображени .

Блок 19 управлени  (фиг.2) содержит регистр 50 программ, таймер 51 частоты и таймер 52 числа дискретизаций, информационные входы которых соединены с первыми информационными входами-выходами приемопередатчика 53, вторые информационные входы-выходы которого соединены с шиной 20 данных, вход записи регистра 50 программ, таймера 51 частоты и таймера 52 числа дискретизаций соединены с первым и вторым выходами блока дешифрации 54; выходы чтени  таймера 51 частоты и таймера 52 числа дискретизаций соединены с третьим выходом второго блока дешифрации 54, перва  группа входов которого соединена с шиной 21 адресов и группой информационных входов счетчика 55 адреса, группа входов разрешени  блока дешифрации 54 соединена с шиной 22 управлений , вход разрешени  - с одним из выходов первого блока дешифрации 26, чет- верый выход блока дешифрации 54 соединен свходом управлени  приемопередатчика 53, п тый выход с входами записи счетчика 55 адреса, запоминающего узла 56, входами управлени  вентилей 57 и мультиплексора 58 и входом записи программируемого усилител  7, шестой и седьмой выходы - с первым и вторым синхровходами первого триггера 59, восьмой выход - с входом запуска одновибрато- ра 60, дев тый и дес тый выходы - с

входами записи и чтени  счетчика 18 адреса , одиннадцатый выход - с первым информационным входом блока задержки 61, выход которого соединен с шиной 25

управлений, информационные входы запоминающего узла 56, вентилей 57 и мультиплексора 58 соединены с информационными ЁХОДЭМИ таймера 51 частоты, первый выход регистра 50 программ соединен с

0 входом управлени  мультиплексора 62, первый информационный вход которого соединен с входом 23 внешнего тактировани , а второй информационный вход - с выходом генератора 45 тактовых импульсов, второй

5 выход регистра 50 программ с первыми входами первого и второго элементов ИЛИ 63,64, третий выход - с первым входом первого элемента И-ИЛИ 65, вторым входом первого элемента ИЛИ 63 и первым управ0 л ющим входом мультиплексора 66, четвертый выход - со вторым входом первого элемента И-ИЛИ 65, первым входом первого элемента И 67 и первым входом второго элемента И-ИЛИ 68, п тый выход - с пер5 вым входом третьего элемента И-ИЛИ 69, шестой выход - с вторым входом третьего элемента И-ИЛИ 69 и вторым управл ющим входом мультиплексора 66, седьмой выход - с первым входом элемента 70 И-ИЛИ-НЕ и

0 третьим управл ющим входом мультиплексора 66, восьмой выход - со вторым входом элемента 70 И-ИЛИ-НЕ, дев тый выход - с первым входом второго элемента И 71, дес тый выход - с- входом разрешени  Ъдно5 вибратора 72, одиннадцатый выход - с управл ющим входом мультиплексора 73, двенадцатый выход - с входом разрешени  коммутатора 6, выход четвертого мультиплексора 62 соединен с трем  тактовыми

0 входами таймера 51 частоты, первый вход разрешени  которого соединен с выходом второго элемента 68 И-ИЛИ, второй вход разрешени  - с выходом второго триггера 74 и первым входом разрешени  таймера 52

5 числа дискретизаций, третий вход разрешени  - соединен с выходом третьего элемента 75 И, первый выход таймера 51 частоты соединен с первым входом третьего элемента 76 ИЛИ и первым тактовым входом тай0 мера 52 числа дискретизаций, второй выход - со вторым вводом третьего элемента 76 ИЛИ и вторым тактовым входом таймера 52 числа дискретизаций, третий выход - с третьим входом третьего элемента 76

5 ИЛИ, выход которого соединен с третьим тактовым входом таймера 52 числа дискретизаций и первым входом четвертого элемента И 77, второй вход которого соединен с выходом второго элемента ИЛИ 64, второй вход разрешени  таймера

52 числа дискретизаций соединен с выходом третьего элемента 69 И-ИЛИ, третий вход разрешени  соединен с выходом первого элемента 67 И, первый выход таймера 52 числа дискретизаций соединен со вто- рым входом второго элемента И 71, выход которого соединен с входом сброса R третьего триггера 78, четвертого триггера 79, входом установки S п того триггера 80, информационным входом D-триггера 81 ре- гистрации и шиной 24 прерываний, второй выход таймера 52 числа дискретизаций соединен с третьим входом элемента 70 И- ИЛИ-НЕ и первым информационным входом мультиплексора 66,

третий выход таймера 52 числа дискре- тизаций соединен с первым входом третьего элемента И 75 и входом сброса R второго триггера 74, вход установки S которого соединен с выходом первого элемента 65 И- ИЛИ, вход установки третьего триггера 78 соединен с (М+5)-м выходом блока дешифрации 26, синхровход четвертого триггера 79 соединен с выходом мультиплексора 35, синхровход С шестого триггера 82 соединен с выходом мультиплексора 36, выход третьего триггера 78 соединен с входом запуска одновибратора 72, информационным входом четвертого триггера 79, информационным входом D шестого триггера 82, вторым информационным входом мультиплексора 66 и первым входом п того элемента 83 И, второй вход которого соединен с пр мым выходом п того триггера 80, вход сброса R которого соединен с выходом четвертого триггера 79 и третьим информационным входом мультиплексора 66, четвертый информационный вход которого соединен с выходом шестого триггера 82 и четвертым входом элемента 70 И-ИЛИ-НЕ, первый вы- ход которого соединен с третьими входами первого и третьего элементов 65,69 И-ЙЛИ, четвертый вход третьего элемента 69 И- ИЛИ соединен с инверсным выходом п того триггера 80, вторым входом пер вого эле- мента 67 И, четвертым входом первого элемента 65 И-ИЛИ, вторым входом третьего элемента И 75 и первым входом шестого элемента 84 И,

второй вход которого соединен со вто- рым входом Элемента 70 И-ИЛИ-НЕ, второй вход второго элемента 68 И-ИЛИ соединен с выходом п того элемента 83 И, третий вход - с выходом первого элемента 63 ИЛИ, четвертый - с выходом шестого элемента 84 И, вход установки S триггера 81 соединен с выходом мультиплексора 66 и первым входом четвертого элемента 85 ИЛИ, второй вход которого соединен с выходом четвертого элемента 77 И, первым входом п того

элемента 86 ИЛИ и счетным входом седьмого триггера 87, входом установки S восьмого триггера 88 и первым информационным входом мультиплексора 73,а выход-свходом убтановки счетчика 55 адреса, второй и третий информационные входы мультиплексора 73 соединены с пр мым и инверсным выходами седьмого триггера 87, четвертый вход - с первым выходом запоминающего узла 56, группа выходов которого соединена с вторым информационным входом мультиплексора 58, второй выход запоминающего узла 56 - с синхровходами первого и второго одновибраторов 37, 38, четвертый выход - с информационным входом D восьмого триггера 88 и шиной 24 прерываний, адресна  группа входов запоминающего узла 67 соединена с выходами счетчика55 адреса, счетный вход которого соединен с выходом готовности аналого-цифрового преобразовател  14 и синхровходом дев того триггера 89 и первым входом седьмого элемента 90 И, информационный вход 9 дес того триггера 89 соединен с выходом триггера 81 и вторым входом второго элемента 64 ИЛИ, вход сброса R дес того триггера 89 соединен с входом сброса R первого триггера 59, входом сброса одновибратора 60 и вторым информационным входом блока задержки 61, выходом готовности буферного запоминающего устройства 16, синхровходом С триггера 88 и первым входом восьмого элемента 91 И, второй вход восьмого элемента 91 И соединен с пр мым выходом триггера 88, а выход - с синхровходом С триггера 81, инверсный выход триггера 88 соединен с входом сброса R триггера 87 и вторым входом седьмого элемента 90 И, выход которого соединен с вторым входом п того элемента 86 ИЛИ, выход триггера 89 соединен с первым входом шестого элемента 92 ИЛИ и счетным входом счетчика 18 адреса, второй вхОд шестого элемента 92 ИЛИ соединен с первым синхровходом первого триггера 59, третий вход - с первым выходом одновибратора 60, а выход -„с входом записи буферного запоминающего устройства 16, выход первого триггера 59 соединен с первым входом седьмого элемента 93 ИЛИ, второй вход которого соединен со вторым выходом одновибратора 60, а выход - с входом разрешени  блока задержки 61, второй синхровход первого триггера 59 и третий выход одновибратора 60 соединены с первым и вторым входами восьмого элемента 94 ИЛИ,

выход которого соединен с входом чтени  буферного запоминающего устройства 16, выход одновибратора 72 соединен с входом установки счетчика 18 адреса, выходы

мультиплексора 58 соединены с адресными входами первого и второго коммутаторов 3.1, 3.2, выходы вентилей 57 соединены с первой группой входов программируемого усилител  7, четыре выходы мультиплексора 73 соединены с входами разрешени  первого и второго устройств выборки-хранени  2.1, 2.2 и первого и второго коммутаторов 3.1.3.2.

Блок 46 отображени  (фиг.З) содержит блок дешифрации 95, адресные входы которого соединены с шиной адресов 21, входы управлени  - с входной шиной 22 управлени , входы синхронизации - с фазовыми выходами распределител  фаз 96, первый выход блока дешифрации 95 соединен с шиной 25 управлени , второй - с входом разрешени  приемопередатчика 97, первые входы-выходы которого соединены с шиной 20 данных,

а вторые входы-выходы соединены с информационными входами видеопам ти 98, последовательно соединенной со сдвиговым регистром 99, первыми информационными входами регистра 100 команд и состо ний, первого и второго регистров 101. 102 изображени  и схемы 103 последовательно интерфейса, перва  группа выходов и третий выход блока дешифрации 95 соединены с входами управлени  видеопам ти 98 и сдвигового регистра 99, четвертый и п тый выходы - с входами записи и разрешени  регистра 100 команд и состо ний, шестой выход - с первыми входами записи первого и второго регистров 101. 102 изображени , седьмой выход - со вторым входом записи второго регистра 102 изображени , втора  группа выходов - с адресными входами мультиплексора 104, перва  группа информационных входов которого соединена с выходами первого и второго регистров 101 102 изображени , а втора  группа информационных входов - с выходами первого и второго счетчиков 105, 106 изображени  и входами первого запоминающего узла 107, первый выход которого соединен со счетным входом второго счетчика 106 изображени , второй выход - с входами разрешени  второго запоминающего узла 108 и регистра 109 прерываний и вторым информационным входом регистра 100 команд и состо ний , восьмой выход блока дешифрации 95 соединен с управл ющим входом схемы 103 последовательного интерфейса,

тактовый вход которой соединен с выходом генератора 110 тактовых импульсов и входом распределител  фаз 96, второй вход второго запоминающего узла 108 соединен с выходом сдвигового регистра 99 вход записи которого соединен с первым фазовым

выходом распределител  фаз 96, первый выход регистра 100 команд и состо ний соединен с входом сброса первого регистра 101 изображени , второй выход- с входом

сброса второго регистра 102 изображени , третий выход с входом разрешени  регистра прерывани  109, выход которого соединен с шиной 24 прерываний, счетный вход первого счетчика 105 изображени  соединен с вторым фазовым выходом распределител  фаз 96, входы состо ни  схемы 103 последовательного интерфейса соединены с выходами переключател  режимов 111, а выход -с входом преобразовател  112, выходы которого Ъоединены с группой выходов 49, выходы мультиплексора 104 соединены с адресными входами видеопам ти 98, выходы запоминающих узлов 107, 108 соединены с группой выходов 48.

Устройства 2,1, 2.2 обеспечивают фиксацию мгновенных значени  аналоговых сигналов и могут быть выполнены на микросхемах типа 1100 СК 4, представл ющих собой быстродействующее интегральное

устройство выборки и хранени , конденсаторах хранени  и буферных усилител х с коэффициентом передачи 1, построенных на операционных усилител х КР544УД2. Первый, второй и третий коммутаторы

3.1,3.2, 6 коммутируют входные аналоговые сигналы и контрольный сигнал на вход преобразовател  14 и могут быть выполнены на микросхемах КР590КН6 и КР590КН4.

Усилитель 8 представл ет собой операционный усилитель с программно переклю- чающими коэффициентами передачи, обеспечивающий согласование диапазона входных сигналов, поступающих на группы 4.1-4 IM, 5.1-5.N входов с входным диапазоном устройств 2.1, 2.2 и может быть выполнен на быстродействующем усилителе КАР544УД2А.

Делитель 9 сопротивлений представл ет собой операционные цепи усилител  8 и

может быть выполнен на точных резисторах

типа С2-29 и переменном резисторе типа

СЗ-39.

Коммутатор диапазона 10 коммутирует операционные цепм усилител  8 и может быть выполнен на микросхеме КР590КН4.

Регистр 11 диапазона обеспечивает управление коммутатором диапазона 10 и может быть выполнен на микросхемах К555ТМ8.

Буферный усилитель 12 имеет коэффициент передачи, равный 1, и обеспечивает буферизацию делител  9 сопротивлений, может быть выполнен на операционном усилителе КР544УД2.

Преобразователь 14 может быть выполнен на микросхеме К1108ПВ2А, представл ющий собой быстродействующий АЦП последовательного приближени , включающий в себ  источник опорного напр жени .

Блок коммутации 15 осуществл ет передачу выходных данных АЦП в устройство синхронизации и может быть выполнен на микросхемах К555АПЗ, движковом вылюча- теле В ДМ 1-4,

Буферное запоминающее устройство 16 содержит собственные накопитель, который может быть выполнен на микросхемах КР565РУ6Б, схему управлени  и синхронизации , котора  может быть выполнена на микросхеме КМ18ЮВТЗ,

Счетчик 18 адреса может быть выполнен на микросхемах К555 ИЕ 15, К555 ИЕ7.

Блок дешифрации 26 служит дл  выбора одного из N каналов регистрации, задани  режимов запуска в устройстве синхронизации в соответствии с адресом, установленным на шине 21 адресов и управл ющими сигналами шины 22 управлени  и может быть выполнен на ммкросхемах К555СП1, К555ИД4 и выключателе движковом ВДМ1- 4.

Регистри 27 способа запуска принимает информацию с шины 20 данных, управл ет (аналоговыми) компаратора 31,32 и (цифровыми ) компаратора 41,42 и может быть выполнен на микросхемах К555ТМ8.

Регистр 28 уровн  запуска выдает информацию на (цифровые) компараторы 41,42 и может быть выполнен на микросхемах К555ТМ8.

Регистр 29 контрольного сигнала управл ет вторым ЦАП 44 и может быть выполнен на микросхемах К555ТМ8.

Преобразователь 30 принимает информацию с шины 20 данных и выдает аналоговый сигнал и может быть выполнен на микросхемах К572ПА2А и КР140УД608.

Первый и второй компараторы 31,32 выдают сигналы аналогового запуска по положительному или отрицательному фронту и могут быть выполнены на микросхемах КР554СА4.

Согласующий и инвертирующие усилители 33,34 могут быть выполнены на микросхемах КР544УД2А.

Первый и второй мультиплексоры 35,36 формируют сигналы пуска и вторичного пуска в зависимости от управл ющих сигналов и могут быть выполнены на микросхемах К55КГ12.

Первый и второй одновибраторы 37,38 (цифрового пуска) с информационным входом , входом сброса и синхровходом могут

быть выполнены на микросхемах КП555ТМ2 и К555АГЗ.

Третий и четвертый компараторы 41,42 выдают сигналы цифрового запуска по на- 5 растающему или спадающему фронту и могут быть выполнены на микросхемах К555СП1.

Блок 43 элементов НЕ инвертирует информацию регистра 28 уровн  запуска и мо0 жет быть выполнена на- микросхеме К555ЛН1.

Преобразователь 44 принимает информацию с регистра контрольного сигнала и выдает аналоговый контрольный сигнал, ве5 личина которого программируетс  в регистре 29 контрольного сигнала и можёт быть выполнена на микросхемах К1108ПА1А и КР140УД6.

Генератор 45 тактовых импульсов

0 представл ет собой кварцевый генератор , может быть выполнен на резонаторе РК169МА5ВС, микросхемах К55ИЕ7. К555ЛН1, резисторах, конденсаторе.

Регистр 50 программ принимает инфор5 мацию с внутренних шин данных и выдает сигналы .управлени  режимами регистрации , работой УВХ 2.1, 2.2 коммутаторов 3.1, 3.2, 6 и может быть выполнен на микросхе- ма х- К55ИР23. К555ЛИ1. К555ИД4,

0 К555ЛН1.

Таймеры 51,52 частоты и числа дискретизации служат дл  программировани  параметров регистрации.

Приемопередатчик 53 осуществл ет пе5 редачу данных с шины 20 данных ЭВМ на внутреннюю магистраль данных дл  программировани  и наоборот, при любой операции чтени , может быть выполнен на магистральных микросхемах К555АП9.

0 Блок дешифрации. 54 формирует сигналы управлени  отдельными функциональными узлами в соответствии с адресом, установленным на шине 21 адресов, и управл ющими сигналами шины 22 упрэвле5 ни  и может быть выполнен на микросхемах 555СП1, К555ЛИЗ, К555ИД7, К555ЛА4, К555ЛН1, К555ЛАЗ, К555ЛЛ1 и движковом выключателе ВДМ1-8.

Счетчик 55 адресе выдает адреса  чеек

0 запоминающего узла 56 при программировании от ЭВЗ и формирует адреса при чтении из запоминающего узла 56 и может быть выполнен на микросхемах К555ИЕ7.

5 Запоминающий узел 56 содержит последовательность номеров каналов, составл ющих цикл измерений с указанием конца цикла, программируетс  от ЭВМ по шине 20 данных и может быть выполнен на микросхемах КР185РУ9, К555ПН1. К555ПАЗ.

Вентили 57 диапазона измерени  передают с внутренних шин данных код диапазона измерени  по сигналу с блока дешифрации 54 и могут быть выполнены на микросхемах К555АПЗ

Мультиплексор 58 передает код номера канала коммутаторов 3.1, 3.2 либо с внутренней шины данных при программировании диапазонов измерени , либо с выхода запоминающего узла 56 в процессе регистрации и может быть выполнен на микросхеме К555КП11.

Триггер 59 с двум  синхровходами и входом сброса R формирует сигналы записи (ЗБП) и чтени  (ЧБП) дл  устройства 16 и сигнал загфета ответа в режиме обращени  к устройству 16 как к регистру по сигналам ЗБП, ЧБП и может быть выполнен на микросхеме К555ТМ2.

Одновибратор 60 с выходом запуска и входом сброса формирует сигналы управлени  дл  устройства 16 в режиме чтени  данных с преобразовател  14 и может быть выполнен на микросхеме К555АГЗ, на резисторах и конденсаторах.

Блок задержки 61 с двум  информационными входами и входом разрешени  при обращении к отдельным функциональным узлам от ЭВМ формирует с задержкой ответный сигнал и может быть выполнен на микросхемах К555ЛН1, К555ЛИ1, К555ЛАЗ, К155ЛП8.

Мультиплексор 62 тактовых импульсов вырабатывает тактовые импульсы дл  таймеров 51,52 использу  внутренние или внешние тактовые импульсы.

Элемент 63 ИЛИ собирает сигналы предпускового режима регистрации и цифрового запуска и может быть выполнен на микросхеме К555ЛЛ1;

элемент 64 ИЛИ блокирует сигнал с вы хода триггера 81 регистрации и может быть выполнен на микросхеме К555ЛЕ1; элемент 65 И-ИЛИ вырабатывает сигнал управлени  триггером 74 в разных режимах регистрации и может быть выполнен на микросхеме К555ЛР11; мультиплексор 66 вырабатывает сигнал установки риггера 81 регистрации и может быть выполнен на микросхеме К555КП2, элемент 67 И вырабатывает сигнал разрешени  работы таймера 52 числа дискретизаций на первом участке регистрации и может быть иыполнен на микросхеме К555ЛЕ4; элемент 38 И-ИЛИ вырабатывает сигнал разрешена, работы таймера 51 частоты и может быть выполнен на микросхеме К599ЛКЗ, элемент 69 И-ИЛИ вырабатывает сигнал разрешени  работы таймера 52 числа дискретизаций и может быть выполнен на микросхеме К555ЛР11, элемент 70 ИИЛИ-НЕ пропускает либо сигнал вторичного пуска, либо сигнал с выхода таймера 52 числа дискретизаций в зависимости от режима регистрации и может быть выполнен

на микросхеме К599ЛКЗ; элемент 71 И блокирует сигнал конец счета в случае режима непрерывного цикла регистрации и может быть выполнен на микросхемах К555ЛАЗ и К555ЛН1.

0 Одновибратор 72 с входами разрешени  и запуска вырабатывает сигнал сброса счетчика 18 адреса и может быть выполнен на микросхеме К555АГЗ; мультиплексор 73 вырабатывает сигналы управлени  дл  уст5 ройств 2.1. 2.2 и коммутаторов 3.1, 3.2 в нормальном и конвейерном режимах выборки и может быть выполнен на микросхеме К555КП11; триггер 74 с входами установки S и R вырабатывает сигнал разре0 шени  работы тЬймера 52 числа дискретизаций на втором участке регистрации и может быть выполнен на микросхеме К555ТМ2.

Элемент 75 И вырабатывает сигнал разрешени  работы таймера 51 частоты и мо5 жет быть выполнен на микросхеме К555ЛИ1; элемент 76 ИЛИ собирает импульсы дискретизации на всех трех участках регистрации и может быть выполнен на микросхеме К555ЛИЗ; элемент 77 И пропускает

0 импульсы дискретизации и может быть выполнен на микросхеме К555ЛЛ1; триггер 78 (предпуска) с входами установки S и R может быть выполнен на микросхеме К555ГМ2; триггер 79 (пуска) с информационным вхо5 дом D и синхровходом С может быть выполнен на микросхеме К555ТМ2; триггер 80 счета с входами установки S и R формирует интервал времени между сигналом пуск и конец счета запрограммированного обще0 го числа дискретизаций и может быть выполнен на микросхеме К555ТМ2; триггер 81 (регистрации) с входом установки S, информационным входом D и синхровходом С оп- редел ют врем , в течение которого

5 происходит запись измеренных значений в устройство 16, и может быть выполнен на микросхеме К55ТМ2; триггер 82 (вторичного пуска) с информационным входом D и синхровходом С может быт выполнен на микро0 схеме К555ТМ2.

Элемент 83 И пропускает сигнал предварительного пуска в случае отсутстви  сигнала счета с выхода триггера 80 счета и может быть выполнен на микросхеме

5 К555ЛИ1; элемент 84 И пропускает сигнал счета с выхода п того триггера 80 счета в случае отсутстви  сигнала с выхода элемента 70 И-ИЛИ-НЕ; элемент 85 ИЛИ вырабатывает сигнал сброса счетчика 55 адреса и может быть выполнен на микросхеме

К555ЛЕ1; элемент 86 ИЛИ вырабатывает сигнал запуска дл  преобразовани  14 и может быть выполнен на микросхеме К555ЛИ1. , ,

Триггер 87 со счетным входом С и вхо- дом сброса R вырабатывает входные сигналы дл  мультиплексора 73 и может быть выполнен на микросхеме К555ТМ2; триггер 88 (измерени ) с информационным входом D, с синхровходом С и входом установки S определ ет врем  измерени  группы каналов (одного цикла) и может быть выполнен на микросхеме К555ТМ2; триггер 89 с информационным входом D, синхровходом С и входом сброса R вырабатывает сигнал за- писи в устройстве 16 по заданному фронту сигнала готовности преобразовател  14 и может быть выполнен на микросхеме К555ТМ2.

Элемент 90 И пропускает сигнал го- товности с преобразовател  14 дл  формировани  сигнала след/ющего пуска преобразовател  14 и может быть выполнен на микросхеме К555ЛАЗ; элемент 91 И вырабатывает сигнал сброса триггера 81 реги- страции и быть выполнен -на микросхеме К555ЛИ1; элемент 92 ИЛИ вырабатывает сигнал записи в устройство 16 и может быть выполнен на микросхеме К555ЛИЗ; элемент 93 ИЛИ вырабатывает сигнал запрета ответа и может быть выполнен на микросхеме К555ЛАЗ, элемент 94 ИЛИ вырабатывает сигнал чтени  дл  устройства 16 и может быть выполнен на микросхеме К555ЛИ1

Блок дешифрации 95 формирует сигналы управлени  отдельными функциональными узлами блока 46 отображени  в соответствии с адресом, установленным на шине 21 адресов, и управл ющими сигнала- ми шины 22 управлени  и может быть выполнен на микросхемах К555СП1, К555ИД4, К555ЛА2, К555ЛИ1, К55ЛАЗ, К555ЛН1, К155ЛП8 и выключателе движковом ВДМ1- 4.

Распределитель 96 фаз обеспечивает формирование восьми последовательностей тактовых импульсов, последовательно сдвинутых относительно друг друга, и может быть выполнен на микросхеме К555ИР8; приемопередатчик 97 св зывает шину 20 данных ЭВМ с внутренней шиной данных и может быть выполнен на микросхемах К555АП9; видеопам ть 98 обеспечивает запоминание одного кадра изображени  и может быть выполнена на микросхемах К565РУ5Б.

Сдвиговый регистр 99 обеспечивает прием данных, соответствующих одной группе элементов изображени , от видеопам ти 98 и преобразует его в последовательность импульсов, может быть выполнен на микросхеме К555РУ9; регистр 100 команд и состо ний может быть выполнен на микросхеме К1804ИР1;

первый регистр 101 изображени  обеспечивает запоминание адреса группы элементов изображени , а также инкремен- тирование адреса, может быть выполнен на микросхемах К555ИЕ7; второй регистр 102 изображени  .обеспечивает запоминание адреса сборки изображени , а также инкре- ментирование адреса, может быть выполнен на элементах К555ИЕ7.

Схема 103 последовательного интерфейса обеспечивает вывод данных на графопостроитель и может быть выполнена на микросхеме КР581ВА1; мультиплексор 104 адреса видеопам ти обеспечивает выдачу адреса видеопам ти 98- при внешнем обращении и чтении видеомонитора, может быть выполнен на микросхеме К555КП12, счетчик 105 изображени  обеспечивает формирование текущего адреса группы элементов изображени  и инкрементирование адреса, может быть выполнен на микросхемах К555ИЕ7; счетчик 106 изображени  обеспечивает формирование текущего адреса с троки изображени  и инкрементирование адреса, может быть выполнен на микросхеме К555ИЕ7.

Запоминающий узел 107 (синхросигналов ) формирует импульсы синхронизации, может быть выполнен на микросхемах К556 Т5; запоминающий узел 108 (видеосигналов ) обеспечивает управление цветом и может быть выполнен на микросхемах К556Т5,

Регистр 109 прерывани  формирует сигнал прерывани  и может быть выполнен на микросхемах К555ТМ2, К155ЛП8, генератор 110 тактовых импульсов представл ет собой кварцевый генератор, может быть выполнен на микросхеме К531ГТ1 и резонаторе; переключатель режимов 111 программирует режим работы схемы 103 последовательного интерфейса и может быть выполнен с помощью перемычек, преобразователь 112 преобразует цифровые сигналы напр жени  в токовые и может быть выполнен на микросхеме К155ЛН5, транзисторах КТ361 Г, транзисторах КТ361Г и резисторах .

Предлагаема  многоканальна  система сбора и регистрации работает следующим образом.

Дл  регистрации аналоговых сигналов используетс  принцип автоматической цифровой регистрации, включающий1 дискретизацию процесса во времени с заданными параметрами дискретизации и одновременную фиксацию мгновенных значений электрических сигналов; измерение зафиксированных мгновенных значений сигналов и получение результатов измерений в двоичном коде; запоминание результатов измерени  в буферном запоминающем устройстве (БЗУ).

Таким образом, в результате выполненной регистрации в БЗУ находитс  образ исследуемого процесса в виде массива мгновенных значений входных сигналов, сн тых через заданные интервалы дискретизации .

До начала процесса регистрации программно задаютс  от ЭВМ режимы регистрации в каждых из N блоков 19 управлени . Блок дешифрации 26 под воздействием управл ющих сигналов машинной магистрали ввода или вывода, поступающих на шину 22 управлени , дешифрирует адрес, поступлений с шины 21 адресов ЭВМ и вырабатывает сигналы выбора одного из N блоков 19 управлени . Сигнал выбора разрешает работу блока дешифрации 54, наход щегос  в блоке 19 управлени , крторый под воздействием управл ющих сигналов ввода или вывода вырабатывает сигналы управлени  отдельными функциональными узлами блока 19 управлени  в зависимости от значений разр дов шины 21 адресов процессора. Блок задержки 61 при наличии обращени  от ЭВМ, т,е. поотупл-эние на нбго выходного сигнала блока дешифрации 54 или сигнала готовности устройства 16, выдает ответный сигнал обмена с процессором по шине 25 управлени  с задержкой относительно сигналов обращени  ввода или вывода.

Блок управлени  19 обеспечивает четыре программно устанавливаемых режима регистрации с неравномерной дискретизацией на трех участках регистрации:

нормальный, когда регистраци  производитс  после прихода сигналов предварительного пуска (ПП) и пуска (П) на одном, двух или трех участках регистрации с программируемым числом и интервалом дискретизаций; .

задержанный, огда после прихода сигналов предварите; ьного пуска ПП и пуска П выполн етс  задержка начала регистрации, величина которой программируетс , а затем регистраци  входного сигнала на одном или двух участках регистрации с программируемым числом и интервалом дискретизаций;

задержанный до вторичного пуска, когда необходима  задержка регистрации заранее неизвестна; после прихода сигналов предварительного пуска ПП и пуска П выполн етс  задержка начала регистрации до

прихода сигнала вторичного пуска (ПВ), а затем регистраци  входного сигнала на одном или двух участках регистрации с программируемым числом и интервалом дискретизаций; при этом значение полученной задержки не программируетс , а определ етс  путем чтени  таймера 52 числа дискретизаций на первом участке;

предпусковой, когда регистраци  начи- наетс  в момент прихода сигнала предварительного пуска ПП, и состоит из трех участков регистрации;

предпускового и двух послепусковых и программируемых интервалом дискретиза- ции дл  трех участков и числом дискретиза- ций на двух послепусковых участках регистрации. Число дискретизаций на предпусковом участке может быть любым, в том числе превышающим количество результа- тов измерений, которое может уместитьс  в устройстве 16. В этом случае производитс  стирание самых старых результатов измерений и замена их новыми.

Временные диаграммы работы в этих режимах приведены на фиг.4.

Вид режима регистрации и его параметры хран тс  в регистре 50 программ, двух таймерах 51,52 и втором запоминающем устройстве 56, В них записываетс  инфор- маци  с внутренней шины данных. Приемопередатчик 53 обеспечивает св зь между шиной 20 данных ЭВМ и внутренней шиной данных. Сигналы записи в регистр и таймеры вырабатываютс  блоком дешифрации 54.

Регистр 50 программ определ ет следующие параметры регистрации:

1} вид выборки аналоговых входных сигналов: нормальна  или конвейерна ; 2) режим регистрации: задержанный, задержанный до вторичного пуска, предпусковой;

3) блочна  запись в БЗУ;

4} непрерывный цикл регистрации; 5) вид тактировани : внутреннее или внешнее.

Таймер частоты служит дл  программной установки частоты дискретизации на трех участках и работает в режиме делител  частоты.

Таймер числа дискретизации служит дл  программной установки числа дискре- тизаций на трех участках и величины программируемой задержки.

Запоминающий уиел (ЗУ) служит дл  выдачи кода номера канала в коммутаторы 3.1, 3.2, переключающие входные аналоговые первый и второй сигналы.

После программировани  системы осуществл ют процесс измерени  и регистрации входных данных.

Дл  начала работы требуютс  сигналы предварительного пуска ПП и пуска П дл  обеспечени  синхронизации процесса регистрации с исследуемым процессом.

В качестве сигнала предварительного пуска используетс  сигнал программируемого предпуска, поступающий с выхода блока дешифрации 26 на все блоки 19 управлени  и подготавливающий каналы 1 регистрации к процессу регистрации или начинающий регистрацию в предпусковых режимах.

Система обеспечивает формирование сигнала пуска четырех видов:

программируемого цифрового пуска, выполн емого вручную оператором или по программе от процессора;

внешнего аналогового пуска, в качестве которого используетс  один из входных измер емых сигналов;

внешнего цифрового пуска, в качестве которого используетс  один из внешних аналоговых сигналов, преобразованный в цифровую форму;

внешнего вторичного пуска.

По внешнему аналоговому сигналу пуск производитс  в момент пересечени  знало- говым сигналом программно установленного уровн  запуска на положительном и/или отрицательном наклоне входного сигнала.

Преобразователь 30, принимающий информацию с шины 20 данных, выдает на вход первого и второго компараторов 31,32 аналоговый сигнал величина которого в зависимости от входного кода на щине 20 дан- ных программируетс  от предельного положительного до предельного отрица- тельного значени . Входной код определ етс  требуемым уровнем запуска и способом запуска. На первый компаратор 31 подаетс  входной сигнал через согласующий усилитель 33, а на второй через ин- вертирующий усилитель 34.

При равенстве входного аналогового сигнала и запрограммированного уровн  запуска с выхода преобразовател  30 один из компараторов 31,32 формирует выход- ной сигнал, поступающий на входы первого и второго мультиплексоров 35,36, на которые поступают также сигналы программируемого цифрового пуска от регистра 27 способа запуска, внешнего цифрового пус- ка и внешнего вторичного пуска. Компараторы 31,32 управл ютс  двум  сигналами НСП и ГСО. определ ющими способ запуска регистрации iо аналоговому сигналу. Способ запуска программируетс  в регистре 27 способа запуска, в который информаци  записываетс  с шины 20 данных через процессор по сигналу записи блока дешифрации 26.

Формирование сигнала пуска по аналоговому сигналу производитс  в соответствии с фиг.4 в момент пересечени  аналоговым сигналом уровн  запуска в направлении нарастани , когда наклон сигнала положительный (НСП) или спадани , когда наклон сигнала отрицательный (НСО). В соответствии с фиг.5 в первом случае фор; мируетс  сигнал пуска момент tn, во втором - сигнал П в момент tn.

По внешнему цифровому сигналу пуск так же, как и в предыдущем случае, производитс  в момент пересечени  аналоговым сигналом, преобразованным в цифровой код, программно установленного уровн  запуска на положительном и/или отрицательном наклоне входного сигнала.

На первые входы третьего и четвертого компараторов 41,42 поступает цифровой код с выхода преобразовател  14. На вторые входы компараторов 41,42 поступает код запрограммированного уровн  запуска с выхода регистра 28 уровн  запуска; на первый компаратор 41 поступает пр мой , йа второй компаратор 42 поступает инверсный код. Программирование регистра 28 уровн  запуска осуществл етс  с и-ины 20 данных по сигналу записи, вырабатываемому блоком дешифрации 26,

Третий компаратор 41 выдает сигнал на выходе, когда сигнал с положительным наклоном пересекает запрограммированный уровень запуска, четвертый компаратор 42 выдает сигнал на выходе, когда сигнал с отрицательным наклоном пересекает уровень запуска. Выходные сигналы с компараторов 41,42 запоминаютс  в первом и втором одновибраторах 37,38 по сигналу пускового канала, указывающему, что цифровой пуск производитс  именно по тому каналу, информаци  с которого подаетс  в данный момент на вход компараторов 41,42, В зависимости от того, какой способ запуска запрограммирован в регистре 27 способа запуска (по положительному наклон/, по отрицательному наклону или двунаправпен- ный) сигнал пуска возникает с выхода первого одновибратора 37 или второго одновибратора 38 или с обоих.

По внешнему вторичному пуску сигнал пуска вырабатываетс  вторым мультиплексором 36. В зависимости от программы регистра 27 способа запуска на выход второго мультиплексора 36 проходит один из трех сигналов: внешнего аналогового пуска, внешнего цифрового пуска или внешнего

вторичного пуска, далее он проходит на все N блоков 19 управлени .

Внешний вторичный пуск используетс  в режиме регистрации, задержанном до вторичного пуска. Этот режим позвол ет опре- делить величину временного сдвига между двум  быстропротекающими процессами на двух каналах 1 регистрации, если задержка между ними заранее неизвестна. Например , если в канале 1.1 регистрации запрограммирован режим регистрации, нормальной по аналоговому пуску, а в канале 1.2 регистрации запрограммирован режим , задержанный до вторичного цифрового пуска, то таймер 52 числа диск- ретизаций блока 19.2 управлени  второго канала определит врем  сдвига канала регистрации второго канала 1.2 относительно первого 1.1.

Триггер 78 (предпуска) (фиг.2) воспри- нимает сигнал предпуска ПП с выхода блока дешифрации 26.

Триггер 79 пуска воспринимает сигнал пуска П с выхода мультиплексора 35: триггер 82 вторичного пуска воспринимает сиг- нал ПВ с выхода второго мультиплексора 36. Сброс триггеров 78,79,82 осуществл етс  по сигналу выполнени  общего числа дискретизаций на всех участках регистрации - КС (конец счета) Рассмотрим различные ре- жимы регистрации

В нормальном режиме регистрации предусматриваетс  возможность работы с различным интервалом дискретизации на трех участках регистрации. В этом случае в трехканальном таймере 52 программируетс  общее число дискретизаций на всех трех участках регистрации, число дискретизаций на первом участке и число дискретизаций на втором участке регистрации. В таймере 51 частоты, все три канала которого работают в режиме делителей частоты, программируютс  интервалы дискретизаций на первом, втором и третьем участках регистрации.

На выходе регистра 50 программ в нормальном режиме регистрации сигналы признаков задержанного режима и предпускового устанавлиг аютс  в нулевое состо ние .

Работа начина ггс  с прихода импульса предварительного пуска ПП на вход установки триггера 78 предпуска, с выхода которого сигнал поступает на информационный вход четвертого триггера 79 пуска. По приходе импульса пуска сигнал с выхода триг- гера 79 пуска поступает на триггер 80 счета и устанавливает его в единичное состо ние. Сигнал С4 с пр мого выхода триггера 80 счета проходит через элемент 69 И-ИЛИ и поступает на Е5ход Р01 разрешени  первого

канала таймера 52 числа дискретизаций, разреша  его работу. Этот же сигнал С4 проходит через элемент 84 И, через элемент 68 И-ИЛИ и поступает на вход Р02 разрешени  первого канала таймера 51 частоты, разреша  его работу. В качестве тактовых импульсов Т02 таймера частоты используютс  импульсы с выхода мультиплексора 62, который пропускает либо внутренние тактовые импульсы ТИ от генератора 45 тактовых импульсов, либо внешние тактовые импульсы по шине 23 внешнего тактировани  в зависимости от вида тактировани , запрограммированного в регистре 50 программ. Внешнее тактирование используетс  дл  прив зки моментов дискретизации аналоговых сигналов или запоминани  цифровых сигналов к внешнему опорному сигналу. На выходе первого канала таймера 51 частоты по вл ютс  импульсы дискретизации с интервалом ИДА, который определ етс  коэффициентом делени  запрограммированным в первом канале они проход т через элемент 76 ИЛИ и в качестве тактовых импульсов Т01 поступают на вход первого канала таймера 52 числа дискретизаций, а с его выхода проход т в качестве тактовых импульсов Т11 на второй канал таймера 52 числа дискретизаций дл  первого участка регистрации.

После того, как второй канал этого счетчика сосчитает запрограммированное число дискретизаций на первом участке, на выходе этого канала возникает сигнал, который проходит через элемент 70 И-ИЛИ-НЕ. Выходной сигнал ее КНА проходит на вход элемента 84 И, нулевой выходной сигнал которой поступает на вход элемента 68 И-ИЛИ , выходной нулевой сигнал последней запрещает работу первого канала таймера 51 частоты и импульсы дискретизации ИДА прекращаютс .

Со второго выхода элемента 70 И-ИЛИ- НЕ единичный сигнал поступает на вход элемента 65 И-ИЛИ, выходной сигнал которой устанавливает триггер 74 в единичное состо ние, разреша  тем самым работу второго канала таймера 51 частоты и третьего канала таймера 52 числа дискретизации, На выходе второго канале, таймера 51 частоты по вл ютс  импульсы дискретизации ИДБ, частота которых запрограммирована в этом канале. Импульсы ИДБ, пройд  через элемент 76 ИЛИ, поступ эют в качестве тактовых импульсов Т01 на вход первого канала таймера 52 числа ди( кретизаций, который продолжает счет, а также непосредственно с выхода второго канала таймера 51 частоты они поступают в качестве тактовых имп/ль- сов Т21 на третий канал таймера 52 числа

дискретизаций дл  второго участка регистрации . После того, как таймер 52 числа дискретизаций отсчитывает запрограммированное число дискретизаций на втором участке, на его третьем выходе по вл етс  сигнал КНБ, который пройд  через элемент 75 И, поступает как сигнал разрешени  Р22 на вход третьего канала таймера 51 частоты и сбрасывает триггер 74, запреща  работу третьего канала таймера 52 числа дискретизаций и второго канала таймера 51 частоты. Импульсы ИДБ прекращаютс , а на выходе третьего канала таймера 51 частоты по вл ютс  импульсы ИДВ, частота которых определ етс  запрограммированным в этом канале коэффициентом делени . Импульсы ИДВ, пройд  через элемент 76 ИЛИ, поступают на вход первого каанала таймера 52 числа дискретизации в качестве тактовых импульсов Т01.

После того как таймер 52 числа дискретизаций отсчитает запрограммированное общее число дискретизаций на всех трех участках, на его первом выходе по вл етс  сигнал, который, пройд  через элемент 71 И, в случае отсутстви  сигнала непрерывного цикла регистрации с выхода регистра 50 программ сбрасывает триггеры 79, 78 пред- пуска, пуска и триггер 80 счета.

В случае, если в регистре 50 программы запрограммирован задержанный режим (единичный сигнал признака задержанного режима), работа таймера 51 частоты и второго и третьего каналов таймера 52 числа дискретизаций аналогично описанной выше, но первый канал таймера 52 числа дискретизаций используетс  дл  программировани  величины задержки,и начинает работать по выходному сигналу на триггер 80 счета, а элемент 70 И-ИЛИ-НЕ,который проходит через элемент 69 И-ИЛИ и разрешает работу первого канала таймера 52 числа дискретизаций,

В задержанном режиме регистрации после прихода сигналов П, ПП выполн етс  задержка начала регистрации, а по ее окончании регистраци  с запрограммированными числом дискретизаций и частотой дискретизаций. Импульсы дискретизации ИДА, формируемые на интервале задержки, не вызывают дискретизацию входного сигнала , а используютс  только дл  формировани  определенной длительности участка задержки. Последующие импульсы дискретизации вызывают измерение входного сигнала .

Временные диаграммы работы в нормальном и задержанном режимах регистрации приведены на фиг,6.

Режим задержанный до вторичного пуска отличаетс  от задержанного режима тем, что в этом режиме выходной сигнал элемента 70 И-ИЛИ-НЕ формируетс  не из 5 сигнала с выхода второго канала таймера 52 числа дискретизаций,а определ етс  сигналом вторичного пуска ПВ, который поступает на триггер 82 вторичного пуска, а с его выхода на вход элемента 70 И-ИЛИ-НЕ.

0 В результате первый канал таймера 52 числа дискретизаций считает импульсы дискретизации ИДА до прихода сигнала вторичного пуска, по которому начинаетс  регистраци .

5 Величина задержки начала регистрации определ етс  путем чтени  выходного кода таймера 52 числа дискретизаций. Временна  диаграмма этого режима приведена на фиг.7,

0 В предпусковом режиме, когда на выходе регистра 50 программ сигнал признака предпускового режима единичный или единичный сигнал признака внешнего цифрового пуска, таймер 51 частоты начинает

5 работать по поступлению сигнала предварительного пуска ПП. Сигналы признаков режима проход т через элемент 63 ИЛИ на один вход элемента 68 И-ИЛИ, сигнал пред- йарительного пуска с выхода триггера 78

0 предпуска поступает на элемент 83 И и на другой вход элемента 68 И-ИЛИ, выходной сигнал которой разрешает работу первого канала таймера 51 частоты. Снимаетс  разрешение после по влени  на выходе тригге5 ра 80 счета сигнала СЧ. т.е. по приходу сигнала пуска П.

Первый канал таймера 52 числа дискретизаций начинает работать по сигналу СЧ. Второй канал этого таймера дл  числа дис0 кретизаций на первом участке в этом режиме не работает вообще, т.к. дискретизаци  на первом участке используетс  как предпускова , где число дискретизаций не программируетс . По выходному сигналу СЧ

5 триггера 80 счета, который проходит через элемент 65 И-ИЛИ, триггер 74 устанавливаетс  в единичное состо ние и разрешает работу третьего канала таймера 52 числа дискретизаций и второго канала таймера 51

0 частоты, Дальше работа происходит аналогично описанной в предыдущем режиме. Временна  диаграмма в предпусковом режиме приведена на флг.8.

Импульсы дискремзацми с различными

5 скорост ми поступают с выхода элемента 76 ИЛИ на вход элемента 77 И.

На второй вход этого элемента поступает сигнал с выхода элемента 64 ИЛИ, который разрешает прохождение импульсов дискретизации через элемент 77 И на элемент 86 ИЛИ дл  формировани  сигналов запуска ЗП преобразовател  14, На вход элемента 64 ИЛИ поступает сигнал внешнего цифрового запуска с выхода регистра 50 программ и сигнал с выхода триггера 81 регистрации, который определ ет врем  регистрации , т.е. врем  в течение которого производитс  запись результатов измерений в устройстве 16. Триггер 81 регистрации устанавливаетс  в зависимости от выбранного режима регистрации бДнймГиз сигналов , подаваемых на вход мультиплексора 66. В нормальном режиме регистрации это сигнал пуска, в задержанном - сигнал КС конца счета числа дискретизаций со скоростью ИДА, в задержанном по вторичному пуску - сигнал вторичного пуска, в предпусковом режиме - сигнал предварительного пуска. Триггер 81 регистрации сбрасываетс  сигналом готовности Г2 устройства 16 после регистрации последнего измерени , сигнал сброса формируетс  элементом 91 И.

Сигналы ЗП преобразовател  14 существуют на выходе в.течение единичного состо ни  триггера 81 регистрации, а в случае цифрового запуска ЗП АЦП по вл ютс  сразу по сигналу предварительного пуска, а заканчиваютс  по сбросу триггера 81 регистрации .

На каждый сигнал ЗП приходит сигнал готовности с преобразовател  14 П, поступающий на синхровход триггера 89, который вырабатывает выходной сигнал, который проходит через элемент 92 ИЛИ и с ее выхода на вход записи в устройство, 16-ЗБП. Сигнал с выхода триггера 89 как сигнал СЧ инкрементирует счетчик 18 адреса . Сброс триггера 89 производитс  сигналом готовности с устройства 16.

Блок 19 управлени  выдает сигналы управлени  первым, вторым и третьим коммутаторами 3.1,3.2,6, номера каналов первого и второго коммутаторов 3.1, 3.2, сигналы управлени  УВХ 2.1, 2.2 и диапазоны измерени  преобразовател  14.

Диапазоны измерени  преобразовател  14 ДП передаютс  при программировании с внутренних шин данных через вентили 57 и записываютс  в регистр 11 диапазона, обеспечивающий управление коммутатором 10 диапазона, который переключает операционные цепи усилител  9. В результате обеспечиваетс  программное переключение коэффициентов передачи этого усилител , операционные цепи которого выполнены ча точных резисторах делител  сопротивлений 9.

При программировании в запоминающий узел 56 с внутренних шин данных записываетс  последовательность слов, каждое из которых включает в себ  код номера канала , признак пускового канала и на последнем канале в цикле признак конца цикла.

. Такимобразом, цикл может быть сформирован из любого количества и любой последовательности номеров каналов первого и второго коммутаторов 3.1, 3.2. Адрес  чеек запоминающего узла 56 при программиро0 вании записываютс  в счетчик 65 адреса с шины 21 адресов по сигналу блока дешифрации 54.

При регистрации происходит считывание слов из узла 56, начина  с нулевого

5 адреса. Начальный сброс счетчика 55 адреса производитс  сигналом выхода мультиплексора 56, поступающему на первый вход элемента 85 ИЛИ, а сброс счетчика в начале каждого цикла - сигналом с выхода элемен0 та 77 И, поступающему на второй вход элемента 85 ИЛИ, выходной сигнал которого сбрасывает счетчик 55 адреса. Дальнейшее переключение адресов внутри цикла производитс  путем инкрементировани  счетчика

5 55 адреса сигналом готовности преобразовател  14-Г1.

Код номера канала с выхода узла 56 поступает на одну группу входов мультиплексора 58, с выхода которого код номера

0 канала поступает на адресные входы первого и второго коммутаторов 3.1, 3.2. Мультиплексор 58 предлагает код номера канала первого и второго коммутаторов 3.1, 3.2 с выхода узла 56 в процессе регистрации, а в

5 процессе программировани  передает код номера канала с внутренних шин данных одновременно с передачей диапазонов измерени  преобразовател  14. Сигнал признака пускового канала ПК, который

0 указывает, что внешний цифровой пуск производитс  именно на этом канале, с выхода узла 56 поступает на первый и второй одно- вибраторы 37,38 (пуска). Сигналы управлени  первым и вторым устройствами 2.1, 2.2

5 и коммутаторами 3.1,3.2 снимаютс  с выхода мультиплексора 73 - У1, У2, РХ1, РХ2.

Дл  уменьшени  динамической погрешности при регистрации аналоговых входных сигналов возможно использование конвей0 ерной выборки устройств 2.1, 2.2.

Все аналоговые входы каждого блока 1.N измерени  аналоговых сигналов разбиты на две группы.

Перва  и втора  группы 4,5 аналоговых

5 входов содержат по восемь каналов кажда . Фиксаци  мгновенных значений производитс  установленными на входе каждого канала устройств 2.1,2.2. Два многоканальных устройства 2Л, 2.2 представл ют собой многоканальные устройства, каждое из которых

состоит из восьми УВХ и управл етс  раздельными сигналами разрешени  хранени  РХ1 и РХ2; при подаче на входы устройств 2.1,2.2 сигнала РХ1 или РХ2 обеспечиваетс  запоминание мгновенного значени  измер емого сигнала соответствующими устройствами 2.1, 2.2. Два коммутатора 3.1, 3.2 с объединенными выходами подключают на вход преобра овател  14 аналоговые сигналы , зафиксированные в устройствах 2.1, 2.2. При работе с нормальной выборкой 16 измер емых входных сигналов подключаютс  на вход каждого из восьми каналов устройств 2.1, 2.2 на управл ющие входы устройств 2.1, 2L2 подаютс  управл ющие сигналы РХ2 0, разрешающие перевод обоих устройств 2,1, 2.2 в режим хранени ; они формируютс  из выходного сигнала триггера 88 измерени . В нормальном режиме выборки сигнал признака конвейерной выборки с выхода регистра 50 программ равен нулю и с выхода мультиплексора 73 на управл ющие входы коммутаторов 3.1, 3.2 подаютс  сигналы в соответствии с условием У1 У2. После перевода обоих устройств 2,3 в режим хранени  производитс  последовательное измерение входных сигналов по всем каналам , коммутируемым первым и вторым коммутаторами 3.1, 3.2 в течение 16 циклов преобразовани . После измеренеи  по всем каналам оба УВХ перевод тс  в режим вы- борки путем установки сигналов РХ1 РХ2 1. При конвейерной выработке две группы аналоговых входов 4,5 объедин ютс , каждый датчик измер емого сигнала подключаетс  на входы двух устройств 2.1, 2.2. Управл ющие сигналы устройств 2.1, 2.2 взаимоинверсные РХ1 РХ2, а управл ющие сигналы первого и второго коммутаторов 3.1. 3.2 и У2 измен ютс  в соответствии с сигналами РХ1 и РХ2 и наход тс  также в противофазе, т.е. коммутаторы 3.1, 3.2 выбираютс  поочередно,

В результате в момент фиксации значений входных сигналов один из устройств 2.1, 2.2 переходит в режим хранени , а другой в режим выборки. Выходы устройства 2.1 или устройства 2.2, который находитс  в режиме хранени  последовательно опрашиваютс  соответствующим коммутатором 3.1, 3.2 и измер ютс  преобразователем 14 в течение восьм циклов преобразовани . После окончани  измерени  может быть произведена фиксаци  следующих значений входных сигналов по этим же каналам, т.е. врем  выборки устройств 2.1,2.2 исключаетс  из времени измерени  входного сигнала .

В конвейерном режиме выборки сигнал признака конвейерного режима с выхода регистра 50 программ - единичный. Сигналы управлени  первым и вторым коммутато- 5 рами 3.1, 3.2, а также устройствами 2.1, 2.2 в этом режиме формируютс  триггером 87 из сигнала СНХ с выхода элемента 77 И и выходного сигнала триггера 88 измерени . Запуск преобразовател  14 независимо

0 от режима работы формируетс  по его сигналам готовности, что увеличивает быстродействие системы. Первый сигнал ЗП запуска преобразовател  14 в цикле представл ет собой сигнал импульсов дискрети5 зации СНХ, последующие сигналы ЗП внутри цикла формируютс  из сигнала готовности преобразовател  14 П, который поступает на вход элемента И 90, на другой вход этого элемента поступает сигнал с вы0 хода триггера 88, который устанавливаетс  в единичное состо ние сигналом СНХ с выхода элемента 77 И, а сбрасываетс  сигналом готовности устройства 16 на последнем канале цикла, т.е. когда узел 56 выдает сиг5 нал конца цикла КЦ. С выхода элемента 90 И сигнал проходит через элемент 86 ИЛИ, на второй вход которого поступает сигнал СНХ, Выходной сигнал элемента 86 ИЛИ Осуществл ет запуска преобразовател  14,

0 Формирование сигналов ЗП из сигналов П в течение цикла увеличивает быстродействие , т.е. происходит параллельно запись результата измерени  в устройстве 16 и измерение следующего значени  вход5 ного сигнала с преобразовател  14.

Временна  диаграмма описанных сигналов приведена на фиг.9.

Блока 19 управлени  кроме режима регистрации записи результатов измерени  в

0 устройство 16 непосредственно от преобразовател  14 обеспечивает запись и чтение от ЭВМ, обраща сь к нему как к регистру по сигналам ЗБП и ЧБП. Формирование этих сигналов записи и чтени  производитс  с

5 помощью триггера 59. Сигнал записи поступает с первого синхровхода триггера 59 на вход элемента 92 ИЛИ, а сигнал чтени  на вход элемента 94 ИЛИ, а с выходов на соответствующие входы устройства 16. Кроме

0 того на выходе триггера 59 формируетс  сигнал запрета ответа при по влении сигналов ЗБП и ЧБП, ответ в этом режиме должен по витьс  толькао после окончани  этих сигналов. Сигнал с выхода триггера 59 по5 ступает на вход элемента 93 ИЛИ, а с его выхода на блока задержки 61, как разрешающий сигнал.

Блок 19 управлени  обеспечивает режим чтени  преобразовптел  14 по сигналу с выхода блока дешифрации 54, при этом

одновибратор 60 выдает сигнал записи в устройство 16, затем чтени  в устройство 16 и сигнал запрета, поступающий на второй вход элемента 93 ИЛИ, при записи в устройство 16, Сигнал записи поступает на вход элемента 92 ИЛИ, а чтени  на вход элемента 94 ИЛИ.

Таким образом, обеспечиваетс  возможность записи в устройство 16 не только результатов измерени  с преобразовател  14, но и записи данных, хран щихс  в пам ти ЭВМ, например, результатов обработки измерений.

Выдача адреса в устройство 16 предусмотрена от счетчика 18 адреса. Адрес в него записываетс  с шины 20 данных при обращении к нему как к региструи по сигналу блока дешифрации 54, что не ограничивает зону адресации и следовательно объем устройства 16. Предусматриваетс  возможность использовани  оставшейс  свободной части устройства 16 дл  хранени  результатов следующей серии измерений или как указывалось, данных от ЭВМ, например, результатов обработки. Дл  этого в регистр 50 программы записываетс  режим Блочна  запись, который запрещает сброс счетчика 18 адреса по сигналу предварительного пуска очередной серии измерений и осуществл етс  их запись в оставшуюс  свободную часть пам ти.

Сигнал сброса счетчика 18 адреса вырабатываетс  одновибратором 72 по сигналу предварительного пуска и в режиме блочной записи он запрещаетс .

Если производитс  запись данных ЭВМ, адрес с выхода счетчика 18 адреса, может быть ЭВМ прочитан и произведена запись с начального адреса свободной зоны пам ти. Адрес с выхода счетчика 18 адреса выходит на шину 20 данных при наличии управл ющего сигнала с выхода блока дешифрации 54.

После записи измеренной входной аналоговой или цифровой информации производитс  ее чтение в программном обмене с ЭВМ. Кроме того, предусмотрена работа в режиме прерывани  - по инициативе самого устройства с выдачей сигнала в ЭВМ по шине 24 прерываний.

Возможны два вида прерываний:

прерывание по концу цикла коммутации на выбранной группе каналов; сигналом прерывани   вл етс  выходной сигнал узла 56 - КЦ;

прерывание по концу запрограммированного числа дискретизации; сигналом прерывани   вл етс  сигнал конца счета.

Система обеспечивает регистрацию в устройство 16 как аналоговых, так и цифровых входных сигналов, образующих группу дискретных входов 17.1-17.N по числу каналов 1 регистрации. Эти входы подключаютс  непосредственно к устройству 16,

5 занима  часть его объема. Регистраци  и чтение их производитс  одновременно с аналоговыми входными сигналами по тем же сигналам записи и чтени , поступающим из блока 19 управлени ,

0 Имеющийс  в системе источник контрольного сигнала позвол ет проводить тестирование , необходимое дл  проверки работоспособности всех каналов без выполнени  ручных переключений контрольного

5 сигнала. Источник контрольного сигнала выполнен на преобразователе 44, управл емом от регистра 29 контрольного сигнала. Уровень контрольного сигнала в регистр 29 контрольного сигнала записываетс  с шины

0 20 данных ЭВМ под действием управл ющего сигнала блока дешифрации 26. Преобразователь 44 может выдавать контрольный сигнал не только в виде посто нного уровн , но и линейно нарастающего напр жени . В

5 последнем случае регистр 29 контрольного сигнала работает в режиме счетчика, на один из входов которого подаютс  тактовые импульсы генератора 45 тактовых импульсов . Контрольный сигнал с выхода преобра0 зовател  44 подаетс  на второй вход коммутатора 6 каждого канала 1 регистрации . Под воздействием управл ющего сигнала , поступающего из блока 19 управлени  с выхода регистра 50 программ, третий ком5 мутатор 6 подключает контрольный сигнал на входе преобразовател  14 и в устройстве 16 фиксируетс  значение контрольного сигнала .

При обработке кода контрольного смг0 нала определ етс  составл ющие погрешности и их максимальные значени  сравниваютс  с допускаемыми значени ми и определ етс  работоспособность системы по каналам,

5 В системе предусмотрен вывод информационного массива в виде таблиц или графиков на экран видеомонитора или на графопостроитель с использованием блока 46 отображени  (фиг.З). Блок дешифрации

0 26 при соответствующем адресе на шине 21 адресов ЭВМ и наличии управл ющих сигналов вырабатываетсигнал выбора блока 46 отображени , который разрешает работу блока дешифрации 95.

5 Блок дешифрации 95 под воздействием управл ющих сигналов ввода или вывода, а также восьми последовательностей тактовых импульсов с выхода распределител  фаз 96 вырабатывает сигналы управлени  отдельными функциональными узлами и в зависимости от значений кода адреса шины 21 адресов ЭВМ и выдает ответный сигнал обмена с ЭВМ по шине 25 управлени  с задержкой относительно сигналов обращени  ввода или вывода. Распределитель 96 фаз обеспечивает формирование восьми последовательностей тактовых импульсов, последовательно сдвинутых относительно друг друга, входным сигналом дл  него  вл ютс  тактовые импульсы второго генератора 110.

При отсутствии обращени  к видеопам ти 98 со стороны ЭВМ происходит автоматическое чтение данных из видеопам ти по адресу, который выдает мультиплексор 104. При автоматическом чтении видеопам ти 98 мультиплексор 104 выдает адрес, определ емый содержимым первого и второго счетчиков 105, 106 изображени . Первый счетчик 105 изображени  представл ет собой счетчик группы элементов изображени , обеспечивающий формирование текущего адреса группы элементов изображени , инкрементирование этого счетчика осуществл етс  от последовательности импульсов распределител  96 фаз. Второй счетчик 106 строк изображени  обеспечивает формирование текущего адреса строки изображени , инкрементирование его осуществл етс  выходным сигналом узла 107 синхросигналов, представл ющим собой строчный гас щий импульс.

При обращении к видеопам ти 98 от ЭВМ запис.ь данных производитс  с внутренней шины данных по управл ющему сигналу блока дешифрации 95. Внутренн   шина данных св зана с шиной 20 данных ЭВМ через приемопередатчик 97. При этом режим автоматического чтени  прерываетс  и запись данных в видеопам ть 98 или чтение из нее происходит по адресам, поступающим на второй вход мультиплексора 104 и определ емым содержимым первого и второго регистров 101,102 изображени . Первый регистр 101 изображени  представл ет собой регистр/счетчик адреса группы элементов изображени , обеспечивающий запоминание адреса группы элементов, поступающего с внутренней шины данных по. сигналу блока дешифрации 95, второй регистр 102 изображени  представл ет собой регистр/счетчик адресе строки изображени , обеспечивающий запоминание адреса строки изображени , поступающего с внутренней шины данных по сигналу блока дешифрации 95, первый и второй регистры 101,102 изображени  могут инкрементиро- ватьс  в определенном режиме в зависимости от кода, записанного в регистре 100 команд и состо ний, по его выходным сигналам .

Переключение адресов мультиплексором 104 в режиме автоматического чтени  и обращени  от ЭВМ производитс  группой управл ющих сигналов блока дешифрации 5 95. В автоматическом режиме чтени  видеопам ти 98 производитс  фиксаци  ее данных в сдвиговом регистре 99 по сигналу блока дешифрации 95. Преобразование параллельного кода в последовательный осу0 ществл етс  сдвиговым регистром 99 под воздействием последовательности тактовых импульсов с выхода распределител  96 фаз. Последовательность импульсов с выхода сдвигового регистра 99 представл ет со5 бой видеосигналы, которые через узел 108, видеосигналов, обеспечивающее формирование сигналов управлени  лучами видеомонитора , проход т на видеомонитор через первую группу выходов 47.

0 ( Узел 107 синхросигналов обеспечивает формирование строчных и кадровых импульсов синхронизации, которые с его выхода также проход т на видеомонитор через первую группу выходов 47. Выходной сиг5 нал этого формировател  - сигнал гашени  видеосигнала, представл ющий собой дизъюнкцию сигналов строчного гас щего импульса и кадрового гас щего импульса, управл ет регистром 100 команд и состо 0 ний и узлом 108, он также проходит на вход регистра 109 прерываний, а с его выхода на шину 24 прерываний при наличии разрешени  прерывани  регистра 100 команд и состо ний . Схема 103 последовательного

5 интерфейса обеспечивает вывод данных на графопостроитель по каналу св зи с ИРПС через преобразователь 112, преобразующий цифровые сигналы напр жени  в токовые сигналы. С его выхода они проход т на

0 графопостроитель через вторую группу выходов 48. Тактовые импульсы поступают на схему 103 последовательного интерфейса с выхода второго генератора 110. Переключатель режимов 111 с помощью перемычек

5 обеспечивает установку необходимых режимов передачи схемы 103 последовательного интерфейса.

Claims (1)

1. Формула изобретени  Многоканальна  система сбора и реги0 страции измерительной информации, содержаща  генератор тактовых импульсов, блок дешифрации, два мультиплексора, первый компаратор, два одновибратора, блок отображени  и N каналов регистрации

   5 (где N - число групп аналоговых и дискретных входов), каждый из которых содержит аналого-цифровой преобразователь, буферное запоминающее устройство, счегчил адреса , блок коммутации, блок упр пени  и программный усилитель причем адресные

   входы буферного запоминающего устройства подключены к выходам счетчика адреса, отличающа с  тем, что, с целью расширени  функциональных возможностей , ум&ньшени  динамической погрешно- 5 сти, повышени  быстродействи  и надежности при регистрации аналоговых сигналов, в нее введены три компаратора, согласующий и инвертирующий усилители, два цифроаналоговых преобразовател , ре- 10 гистр способа запуска, регистр уровн  запуска , регистр контрольного сигнала и блок элементов НЕ, а в каждый из N каналов регистрации введены два устройства выборки-хранени , три коммутатора, при этом 15 в каждом канале регистрации перва  и втора  группы аналоговых входов подключены соответственно к информационным входам первого и второго устройств выборки-хранени , выходы которых соединены с инфор- 20 мационными входами соответственно первого и второго коммутаторов, выходы которых соединены между собой и подключены к первому информационному входу третьего коммутатора, выход которого сое- 25 динен с информационным входом программируемого усилител , выход которого соединен с информационным входом аналого-цифрового преобразовател , информационный выход которого соединен с 30 информационным входом блока коммутации и первым информационным входом буферного запоминающего устройства, второй информационный вход которого подключен к группе дискретных входов ка- 35 нала регистрации, информационный вход- выход буферного запоминающего устройства соединен с информационным входом и выходом счетчика адреса и группой входов-выходов блока управлени , пер- 40 ва  группа входов которого соединена с адресным входом канала регистрации, втора  группа входов блока управлени  соединена с первой группой управл ющих входов канала регистрации, первый вход блока уп- 45 равлени  соединен с входом внешнего тактировани  канала регистрации, второй и третий входы блока управлени  соединены с выходами готовности соответственно ана- лого-цифрового преобразовател  и буфер- 50 ного запоминающего устройства, перва  группа выходов блока управлени  соединена с выходом прерываний канала регистрации ,

   втора  группа выходов блока управле- 55 ни  соединена с управл ющим входом программируемого усилител , вход записи которого соединен ; первым выходом блока управлени , третьи группа выходов которого соединена с адресными входами первого

   и второго коммутаторов, второй и третий выходы блока управлени  соединены с управл ющими входами соответственно первого и второго устройств выборки-хранени , четвертый, п тый, шестой, седьмой, восьмой и дев тый выходы блока управлени  соединены соответственно с входами разрешени  первого, второго, третьего коммутаторов , с входом пуска аналого-цифрового преобразовател , входами записи и чтени  буферного запоминающего устройства, дес тый , одиннадцатый, двенадцатый и тринадцатый выходы блока управлени  соединены соответственно с входами записи , чтени , счета и установки счетчика адреса , четвертый вход блока управлени  1-го канала регистрации (I 1.N) соединен с 1-м выходом блока дешифрации, N+1-й, N+2-й, N+3-й выходы блока дешифрации соединены соответственно с входами записи регистра способа запуска, регистра уровн  запуска и регистра контрольного сигнала, информационные входы которых соединены с информационными входами первого цифроаналогового преобразовател , с соединенными между собой группами входов- выходов блока управлени  N каналов регистрации и  вл ютс  шиной данных системы ,

   первые информационные входы первого и второго компараторов соединены с выходом первого цифроаналогового преобразовател , второй информационный вход первого компаратора соединен с выходом согласующего усилител , второй информационный вход второго компаратора соединен с выходом инвертирующего усилител , входы согласующего и инвертирующего усилителей соединены с одним из аналоговых входов одного из каналов регистрации , перва  группа входов блока дешифрации соединена с соединенными между собой адресными входами N каналов регистрации и  вл етс  шиной адреса системы , втора  группа входов блока дешифрации соединена с соединенными между собой первыми группами управл ющих входов N каналов регистрации и  вл етс  шиной управлени  системы, первый и второй выходы регистра способа запуска соединены с управл ющими входами соответственно первого и второго компараторов, выходы первого и второго компараторов соединены с первым и вторым информационными входами первого и второго мультиплексоров, адресные входы первого и второго мультиплексоров соединены с третьим и четвертым выходами регистра способа запуска, п тый и шестой выходы регистра способа запуска соединены с входами сброса первого и второго одновибраторов, выходы которых соединены с третьим и четвертым информационными входами первого и второго мультиплексоров, п тый информационный вход первого мультиплексора соединен с шиной внешнего пуска системы,

   п тый информационный вход второго мультиплексора соединен с шиной внешне- го вторичного пуска системы, шестой информационный вход первого мультиплексора соединен с N+4-м выходом первого блока дешифрации, N+5-й выход которого соединен с п тыми входами блоков управлени  N каналов регистрации, выходы первого и второго мультиплексоров соединены с шестыми и седьмыми входами блоков управлени  N каналов регистрации, информационные входы первого и второго одновибраторов соединены с выходами третьего и четвертого компараторов, третьи синхровходы одновибраторов соединены между собой и с четырнадцатыми выходами блоков управлени  N каналов регистрации, первые группы входов третьего и четвертого компараторов соединены между собой вы- ходами блоков коммутации N каналов регистрации , втора  группа входов третьего компаратора соединена с выходами регистра уровн  запуска и группой входов блока элементов НЕ, выходы которого соединены с второй группой входов четвертого компаратора , выходы регистра контрольного сигнала соединены с входами второго цифроаналогового преобразовател , выход которого соединен с информационными входами третьих коммутаторов N каналов

   регистрации, счетный вход регистра контрольного сигнала соединен с выходом генератора тактовых импульсов и с восьмыми входами блоков управлени  N каналов регистрации ,

   группа информационных входов-выходов блока отображени  соединена с шиной данных системы, группа адресных входов блока отображени  соединена с шиной адресов системы, группа управл ющих входов блока отображени  соединена с шиной управлени  системы, управл ющий вход блока отображени  соединен с N+6-м выходом блока дешифрации, перва  группа выходов блока отображени  соединена с выходами прерываний N каналов регистрации и с шиной прерываний системы, первый выход блока отображени  соединен с п тнадцатыми выходами блоков управлени  N каналов регистрации и  вл етс  управл ющим входом системы, втора  и треть  группы выходов блока отображени   вл ютс  соответственно выходом дл  подключени  к видеомонитору системы и выходом дл  подключени  к графопостроителю системы, перва  и втора  группы аналоговых и группа дискретных входов N каналов регистрации  вл ютс  соответственно 2N группами аналоговых и N группами дискретных входов системы, входы внешнего тактировани  N групп каналов регистрации соединены между собой и подключены к входу внешнего тактировани  системы, управл ющие входы блоков коммутации N каналов регистрации  вл ютс  вторыми группами управл ющих входов N каналов регистрации.

   ;

   т

   Фие.1

   Ǥl I5;l

   &Ј

   $ ,

   И

   пг)го&шэгмъ& подох JMjgacfc

   . X -j

   | g. } a | у j Й7

   плпоешз  зз ncjO4Sn 3vyoa усузэим1п

   ojtsfio QjOHhndQuuy og нпзкэс n(iHHO3KdaQDc

   л экаэдае (онаЯапнно ио4и Ч

   f e T

   V | ГН

   If

   U

   ЫПЛсдс ПОдОУЭКирЭ Ц

   vx

   И

   и

   U w цп-жд4 мчннажс/ддо

   №Ш1

   1783547

   ЛшомбыО сигнад

   и f

   Фиг.7

   физ,5

   ппП.

   /7

   Л

   Рог-Г

   Ы2. №

   КН5

   ргв

   КС

   W

   rs.

   Л

   L

   J1

   JL

   нормальный v режим. ЬыБарки

   кОиВейерныС резким Јьг5ор/а/