RU1780087C - Устройство дл распределени заданий процессорам - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано з процессорных системах при распределенииза вок между процессорами. Цель изобретени  - расширекие области применени  устройства за счет обслуживани  запросов а зависимости от частоты их поступлени . Устройство дл  распределени  заданий процессорам содержит каналы, каждыу"^ канал имеет подкзна.г-ы, включающие элемент ИЛИ, коммутатор, узел приоритета, регистр, генератор импульсов, распределитель импульсов, два дешифратора, две группы злемеитоь И, блок сравнени , эле- .мент И, формирователь импульсов, узел выбора задани , блок определени  минимума. УсгройстБо позвоп ет повысить загруженность процессоров и, следовательно, снизить вре.м  ожидани  заданий Б очереди. 1 з.п. ф-лы. 6 ил.Устройство относитс  к вычислительной технике и может быть использовано в многопроцессорных системах при распределении за вок между процессорами.Известно устройство дл  распределени  заданий процессорам [1], содержащее каналы, а в каждом канале - узел приоритета, и группу подканалов, каждый из которых содержит элемент ИЛИ, счетчик, в каждом подканале группы, кроме первого, элемент запрета, причем запросные входы устройства подключены к суммирующим входам счетчиков соответствующих подканалоз, вычитающие входы которых  вл ютс  ответными входами устройства, информационные выходы счетчиков подключены к выходам элементов ИЛИ своих подканалоз группы, выходы которых подключены к входам у зла приоритета своего канала.Недостатком и.звестного устройства  вл ютс  узка  область применени  и низка  достоверность работы.Наиболее близким техническим решением к предлагаемому  нт етс  устройство дл  распределени.  заданий процессорам [2], прин тое за прототип, содержащее каналы, в каждом канале - узел приоритета, триггер и группу подканалов, каждый из которых содержит элемент ИЛИ и счетчик, причем Б каждом подканале, кроме первого, содержитс  элемент запрета, а в первом кзнале - дополнительный элемент ИЛИ. причем запросные входы устройства подключены к суммирующим входам счетчиков соответствующих подканалов, вычитающие входы которых  вл ютс  ответными входами устройства, информационные входы счетчиков подк/-;Ючены к входам элементов ИЛИ своих подканалов группы, выходы которых подключены к входам узла приорите-Г"'"литV,( >&

Description

та своего канала, выход триггера  вл етс  соответствующим сигнальным выходом устройства и подключен к инверсным входам элементов запрета всех подканалов данного канала, выходы элементов запрета  вл ютс  соответствующими информационными выходами устройства, выход элемента ИЛИ первого подканала группы  вл етс  соответствующим информационным выходом устройства , выход элемента ИЛИ второго подканала устройства соединен с пр мым входом элемента запрета своего подканала группы, пр мой вход элемента запрета каждого подканала группы, начина  с второго, соединен с выходом, начина  с первого, узла приоритета данного канала, выход переполнени  счетчика первого подканала группы соединe с единичным входом триггера данного канала, нулевой вход триггера каждого канала  вл етс  соответствующим входом конца обслуживани  устройства, и соединен с дополнительным элементом ИЛИ первого подканала группы данного канала, выход которого соединен с вычитающим Езходом счетчика своего подканала группы, второй вход дополнительного элемента ИЛИ первого подканала группы соединен с соответствующим ответным входом устройства .

Недостатком известного устройства,  вл етс  узка  область применени . Действительно , в прототипе лишь один канал может стать критическим, требующим первоочередного обслуживани , в то врем  как при определенных ситуаци х возможно с точки зрени  пользовател  требование предоставлени  р ду каналов требовани  критичности. В работе прототипа также возникают ситуации, при которых работа прототипа не сна, и некорректна: так, недостатком прототипа  вл етс  отсутствие гистерезиса при включении и выключении критического потока - перва  же после включени  обслуженна  за вка, выводит поток из состо ни  критического, а перва  же вновь поступивша  за вка снова возвращает этот поток в критическое состо ние; этот факт затрудн ет, а в некоторых ситуаци х , а св зи с нерешенными вопросами взаимодействи  устройства с процессорами (приведенными при обсуждении эффективности за вл емого устройства) затрудн ет выбор объема буферных регистров по потокам за вок, и нарушает корректность работы прототипа. Процедура обслуживани  за вок, обеспечиваема  прототипом , таким образом,  вл етс  недостаточно гибкой дл  организации распределени  за вок (заданий) процессорам при произвольных требовани х пользовател  к критичности отдельных потоков и критери х этой критичности.

Целью изобретени   вл етс  расширение области применени  за счет обслуживании запросов в зависимости от частоты их поступлени .

Поставленна  цель достигаетс  тем, что в устройство дл  распределени  заданий

0 процессорам, содержащее каналы, каждый из которых содержит узел приоритета и группы подканалов, каждый из которых содержит элемент ИЛИ и счетчик, причем запросные входы канала соединены с

5 суммирующими входами счетчиков соответ ствующих подканалов, в каждом подканале выходы счетчика соединены с входами элемента ИЛИ своего подканала, выход которого  вл етс  первым выходом подканала,

0 введены в каждый канал регистр,генератор тактовых импульсов, распределитель импульсов, группа узлов выбора задани , блок определени  минимума, блок сравнени , элемент И, формирователь импульсов,

5 два дешифратора, две группы элементов И, элемент ИЛИ и коммутатор, причем в каждый подканал введены два регистра, два блока сравнени , два формировател  импульсов , два элемента И и триггер, причем

0 в каждом канале устройства первые и вторые выходы подканалов соединены соответственно с первой и второй группой входов коммутатора, выходы узла приоритета подключены к информационным входам

5 регистра, выходы которого соединены с входами первой группы блока сравнени  и с первыми группами входов узлов выбора задани  группы, вторые группы входов которых  вл ютс  информационными входами

0 канала, первые входы - ответными входами канала, а вторые выходы  вл ютс  информационными выходами канала и соединены с входами блока определени  минимума, перва  группа выходов которого соединена

5 с первой группой входов блока сравнени  и с входами первого дешифратора, а втора  группа выходов блока определени  минимума соединена с входами второго дешифратора , выходы первого и второго

0 дешифраторов соединены соответственно с первыми входами элементов И второй и первой групп, вторые входы которых соединены с выходом формировател  импульсов, выходы элементов И первой группы соединены с вторыми входами соответствующих узлов выбора задани , и  вл ютс  выходами управл ющими канала, выходы элементов И второй группы соединены с вычитающими входами счетчиков соответствующих подканалов , выход генератора тактовых импульсов соединен с входом распределител  импульсов , первый выход которого подключен к третьим входам всех узлов выбора задани , и к синхровходу регистра, второй выход - к первому входу элемента И, второй вход и выход которого соединены соответственно с выходом блока сравнени  и с входом формировател  импульсов, в каждом подканале канала выходы первого и второго регистров соединены с первыми входами соответственно первого и второго блоков сравнени  вторые входы которых подключены к выходам счетчика, выходы первого и второго блоков сравнени  соединены соответственно с входами первого и второго формирователей импульсов, выходы которых соединены соответственно с первыми входами первого и второго элементов И, выходы которых соединены соответственно с единичным и нулевым входами триггера, пр мой и инверсный выходы которого соединены соответственно с вторыми входами второго и первого элементов И, пр мой выход триггера  вл етс  вторым выходом соответствующего подканала, кроме этого в каждом канале вторые выходы подканалов соединены с входами элемента ИЛИ, выход которого соединен с управл ющим входом коммутатора, сигнальным входом узла приоритета и  вл етс  сигнальным выходом канала устройства.

На фиг, 1 приведена структурна  схема устройства дл  распределени  заданий процессорам; на фиг, 2 - структурна  схема подканала; на фиг. 3 - структурна  схема блока опредедени  минимума; на фиг. 4 структурна  схема узла попарного упор дочени  чисел, вход щего в состав блока определени  минимума; на фиг. 5 структурна  схема узда приоритета;-на фиг, 6 - структурна  схема узла выбора задани .

Устройство дл  распределени  заданий процессорам (фиг. 1) содержит каналы 1, каждый канал (их структура идентична) содержит подканалы 21-2к, узел 3 приоритета, регистр 4, группу Бгбм узлов выбора заданий (число которых равно числу процессоров , обслуживающих данный канал 1), блок 6 определени  минимума, генератор 7 тактовых импульсов, распределитель 8 импульсов , блок 9 сравнени , элемент И 10, формирователь 11 импульсов, дешифраторы 12, 13, группы элементов И 14 и 5, элемент ИЛИ 16. коммутатор 17, управл ющий вход 1 коммутатора 12, Запросные входы 191-19к устройства соединены с первыми входами соответствующих подканалов 2. Группы информационных входов 201-20м канала 1 соединены с соответствующими группами входов соответствующих узлов 5.

Входы 21i-2lM  вл ютс  ответными входами и соединены с входами соответствующих узлов 5 канала. Группы выходов 22i-22M узлов 5 соответственно  вл ютс  информационными выходами канала, выходы 231-23м элементов И группы 14  вл ютс  управл ющими выходами канала и соединены с входами соответствующих узлов 5 того же канала. Первые 24 выходы подканалов 2 соединены с входами элемента ИЛИ 16 и с первой группой информационных входов блока 17; вторые выходы 251-25к подканалов 2 соединены с входами второй группы информационных входов блока 17. Вь|ходы

5 26 элементов И группы 15 соединены с вычитающими входами соответствующих подканалов 2. Выходы 27 блока 3 подключены к информационным входам регистра 4. выходы 28 которого соединены с вторыми груп0 пами входов всех узлов 5,

Первый выход 29 распределител  8 импульсов соединен с соответствующими входами всех узлов 5 и с синхровходом регистра 4. Второй выход 30 блока 8 соединен с входом элемента И 10. Группа выходов 31 блока 6 соединена с входами блоков 9 и 13. Втора  32 группа выходов блока 6 соединена с входами блока 12.

Каждый подканал (фиг. 2) содержит реверсивный счетчик 33, регистры 34, 35, блоки 36, 37 сравнени , формирователи 38, 39 импульсов, элементы И 40, 41 элемент ИЛИ 42, триггер 43. Суммирующий и вычитающий входы счетчика 33 соединены соответственно с входами 19 и 26 данного подканала. Группы информационных входов 44i и 442 регистров 34 и 35 соответственно  вл ютс  установочными входами данного подканала. Синхровходы 45i и 452

0 регистров 34 и 35 соответственно подканала  вл ютс  синхроаходами данного подканала .

Блок определени  минимума 6 (фиг. 3) содержит регистры 46 (М штук) и группу

5 ступеней, соединенных по пирамидальному принципу. (Информационные и синхровходы регистров 46 не показаны), К каждому узлу 47 попарного упор дочени  чисел первой ступени подключены выходы пары регистров 48 и пары соответствующих входов 22 (соответственно обозначенные входами 49 и 48 узла 47). Далее, по пирамидальному принципу, соедин ютс  узлы 47 предыдущих и последующих ступеней. Единственный узел 47 последней ступени имеет выходы 48 и 49 (соответственно выходы 31 и 32 блока 6).

Каждый узел попарного упор дочени  чисел 47 (фиг. 4) содержит блок 50 сравнени  и коммутаторы 51 , 52. Входы 22i (48i) и

22i+i (48n-i) узла 47 соединены с первыми и вторыми входами блоков 50 и 51, выход блока 50 соединен с управл ющими входами блоков 51 и 52, Входы 49i и 49i+i узла 47 соединены с первой и второй группами информационных входов блока 52, Выходы блоков 51 и 52  вл ютс  соответственно группами выходов 48 и 49 устройства 47(дл  последней ступени - соответственно выходами 31 и 32 устройства 6).

Узел 3 приоритета (фиг, 5) содержит группу элементов НЕ 532-53к, и группу элементов И 541-54к-1 и шифратор 55,

Узел 5 выбора заданий (фиг, 6) содержит коммутатор 56, регистр 57, элемент И 58, элемент 59 задержки и элемент ИЛИ 60,

Устройство работает следующим образом ,

В общем принцип работы устройства состоит в периодическом анализе совокупности за вок разного приоритета, ожидающих в очереди и распределени  за вки максимального приоритета (в каждом такте работы устройства) процессору, выполн ющему обработ1 :у задани  с низшим среди всех процессоров приоритетом (естественно , в том случае, когда ожидающа  за вка и.меет ,пр1.10ритет выше, чем выполн ема  данным процессором в текущем такте анализа ). При прерывании выполнени  текущего задани  и загрузке нового, прерванное задание не тер етс , а запоминаетс  процессором (например, в стеке), и при окончании обслуживани  задани  более высокого приоритета, вновь предлагаетс  к выполнени ,ю данным процессором, и выполн етс  им, если в очереди нет за вок более высокого приоритета. Окончание обслуживани  некоторой за вки процессорам, если в его стеке нет прерванной за вки, освобождает процессор, и за вл емое устройство распредел ет ему новое задание (если очередь заданий не пуста). Всего в за вл емом устройстве имеетс  N идентичных каналов, так что рассматриватьс  будет один из них, например , канал 11. К каждому каналу подключаютс  М процессоров,которые идентичны по принципу действи  и характеристикам (относительно за вл емого устройства). (Конкретные типы процессоров в за вл емом устройстве не показаны и не рассматриваютс ; их работа дл  за вл емого устройства определена внешними к данному устройству сигналами, вырабатываемыми процессорами и принимаемыми ими от устройства,

В канале имеетс  К подканалов, каждый из которых работает со своим типом . заданий, раздел емых по приоритетам, причем чем больше номер канала (подканала 2), тем выше относительный приоритет соответствующего типа заданий, В за вл емом устройстве предусмотрен переход в режим критических потоков - при

превышении числом заданий любого типа некоторого заданного числа (порогового) данный тип заданий приобретает приоритет больше любого типа, число заданий в котором не больше порогового; так как при определенных ситуаци х несколько типов заданий могут превысить пороговое значение (по числу заданий соответствующего типа в очереди), то дл  совокупности критических потоков также предусмотрено приоритетное обслуживание, причем -приоритеты распредел ютс  также, как и дл  некритических потоков - чем больше номер подканала, тем выше приоритет заданий , поток которых считаетс  критическим,

0 Таким образом, общий поток обрабатываемых заданий состоит из выполн емых в первую очередь (в пор дке приоритета) заданий критических потоков), и затем - в пор дке аналогичного приоритета - зада5 НИИ потоков, не  вл ющихс  критическими, В исходном состо нии узлы устройства (предположим, что в начале работы за вок нет). Имеет следующие состо ни : генератор 7 тактовых импульсов не формирует импульсов, на выходах распределител  8 (кольцевого)-нулевые потенциалы; регистр 4 имеет нулевое содержимое, счетчики 33iЗЗк - тоже; в регистры 34 и 35 занесены двоичные коды, соответствующие дл  регистра 34 - границы, при превышении которой содержимым соответствующего счетчика 33 поток считаетс  критическим; в регистр 35 двоичный код, задающий нижнюю границу, ниже которой (при обслуживании заданий

0 данного потока) уменьшающийс  поток за вок данного типа перестает считатьс  критическим , (Таким образом, в за вл емом устройстве реализуетс  гистерезис, обеспечивающий надежное - по потребност м

5 пользовател  - выполнение заданий некоторого потока, станов щегос  критическим дл  реализации запаса по сн тию его критичности , т,е, степени освобождени  соответствующего буфера заданий. Триггеры43

0 - в нулевом состо нии (на пр мых выходах - нулевые потенциалы). На выходах элементов ИЛИ 42 - (выходах 25) - нулевые потенциалы , на выходах 24 - тоже, следовательно на выходе элемента ИЛИ 16 - нулевой потенциал, под управлением которого коммутатор 17 коммутирует на свои выходы 27 сигналы с входов 25, В регистры 4б1-46м занесены двоичные коды соответственно чисел с 1 по М (определ ющие номера процессоров); (цепи записи и данных дл 

регистров 46 на фиг. не показаны). На выходах 48 и 49 узла 47 последней ступени (выходах 31 и 32 блока 6) - нулевые коды, сигнал с выхода блока сравнени  9 - нулевой . Элементы И групп 14 и 15 закрыты. Регистры 57 блоков 5 обнулены. Цепи начальной установки устройства на фиг. не показаны.

После включени  устройства и отсутстви  заданий на входах - т.е., отсутстви  очереди, за вл емое устройство не измен ет своего состо ни  и не формирует сигналов распределени , независимо от работы генератора 7 и распределител  8, который поочередно выдает по тактовым импульсам сигналы на выходах 29 и 30.

Распределение за вок начинаетс  при поступлении импульсов на входы 19 канала.

Поскольку работа устройства мало отличаетс  вне зависимости от конкретных характеристик очереди и загруженности процессоров, рассмотрим его работу в наиболее общем случае - при загруженности всех процессоров и некоторой очереди заданий всех потоков.

Очередным тактом работы распределитель 8 переводитс  в состо ние, при котором на выходе 29 - положительный потенциал, а на выходе 30 - нулевой. В этом такте работы осуществл етс  анализ окончани  выполнени  заданий процессорами (параллельно дл  всех процессоров). К этому моменту времени в счетчиках 33 содержатс  числа, соответствующие количеству за вок соответствующих потоков заданий (в счетчике 33i - низшего, а в счетчике ЗЗк - высшего приоритета). Предположим , что все счетчики содержат коды, не превышающие верхних границ в регистрах 34), т.е. все потоки не  вл ютс  критическими . В этом случае триггеры 43 всех блоков 2 наход тс  в нулевом состо нии, на выходе элемента ИЛИ 16 - нулевой сигнал, на вы ,ходы коммутатора (выполненного, например , как мультиплексор) - сигналы с входов 25, представл ющие в совокупности код, в котором единичные значени  соответствующих разр дов соответствуют наличию заданий данной типа (приоритета). Этот код с .в.ыхода 27 поступает в узел приоритета 3 (фиг. 5), где на элементах НЕ 53 и И 54 преобразуетс  в позиционный единичный код, единственна  единица которого расположена в разр де, соответствующем номеру подканала максимального приоритета, в котором имеетс  очередь заданий. В шифраторе 55 этот позиционный код преобразуетс  в воичный: старший разр д выходного кода узла приоритета 3 образуетс  от элемента ИЛИ 16. Таким образом, на

выходах узла 3 формируетс  код, соответствующий (без старшего разр да) номеру канала 2, из которого задание с наивысшим приоритетом готово к выдаче в процессор 5 (который выбираетс  далее). По положительному фронту сигнала с выхода 29 распределител  8 данный двоичный код записываетс  в регистр 4. Одновременно во всех узлах 51-5м выборки задани  производитс  анализ окончани  выполнени  заданий соответствующими процессорами. Процессоры по окончании выполнени  задани  выставл ют положительный потенциал на соответствующем выходе 21 и код на

5 выходе 20: этот код, в случае наличи  в соответствующем процессоре прерванного ранее задани  соответствует его приоритету , а в случае отсутстви  прерванного задани , код на выходах - 20 - нулевой, если же

0 в момент подачи сигнала с выхода 29 процессор не закончил выполнение задани , на выходе 21 нет сигнала, и на выходах 20 тоже; (следует отметить, что в процессе выполнени  некоторым процессором определенного задани , код этого задани  - его приоритет- записан в соответствующем регистре 57).

Если процессор не закончил выполнение задани , то элемент И 58 в данном такте

0 закрыт, и в данном узле 5 ничего не происходит . Если процессор закончил выполнение задани , то на выходе элемента И 58 по сигналу с выхода 29 формируетс  положительный потенциал, переключающий коммутатор 56 таким образом, что на его выходы коммутируютс  сигналы с входов 20, на которых как сказано выше - либо нулевой код, либо код приоритета прерванного задани ; этот код записываетс  в регистр 57 синхросигналом (его положительным фронтом), прошедшим через элементы задержки 59 и ИЛИ 60.

Такие процессы происход т во всех узлах 5 параллельно. Коды, сформированные в данном такте в регистрах 57 по выходам 22 поступают в блок определени  минимума, на выходе которого - формируетс  на выходах 31 - минимальный код приоритета среди всех заданий, выполн емых

0 в текущий момент времени процессорами, а на выходах 32 - соответствующий номер. процессора, выполн ющего это задание низшего приоритета. Минимальный код с выхода 31 поступает на блок сравнени  9; на

5 второй его вход поступает код наивысшего приоритета задани , ожидающего обслуживани . В том случае, когда последний код (с выхода регистра 4) больше кода с выходом 31, блок 9 выдает на выходе положительный импульс. (Это означает ситуацию, когда в

r-poiteccope, выполн ющем задание с низшмм среди всех процессоров приоритетом, следует заменить данное задание на новое, ТЭК КЗ к новое имеет более высокий приориОдноэременнодвоичный коде выходов 32 поступает на дешифратор 12, в котором поеооразуетс  в позиционный код, количасгзо разр доа .чоторого равно М, и единственна  ед/1М1-1ца соответстаует номеру процессора (положение данной единицы), з котором замен етс  задание.

Если ма; сммальный код от регмстра 4 меньше (или равен) коду с выхода 31, блок Э не выдает сигнала - это означает, что нет свободных процессороз, либо - нет процесСеров , выполн ющих задани , приоритет которых меньше выбранного блоком 3, либо - нет заданий в очереди. Если же код с регистра 4 больше, по следующему такту, по вл ющимс  импульсом на выходе 30, порголчатс  сигнал на выходе элемента И 10 и срорм /1розател  импульсов 11 (длительность |лмпульса на выходе которого достаточна ,цлй ссуществлен л  записи в соответствуюш .ий процессор нового задани ). Импульсом с формировател  11 открываютс  /элементы И группы 14, на выходе 23, соотр-отстуующем выбранному процессору, по; ,оу ето  сигггал, запускающий процесс зыдичи задани  процессору (в процессоре пролс.ходит прерывание - в случае выполнени  - зада1ти  с более низки приоритетом, I/ г вод нового, код которого - вернее, номер подканала, из которого беретс  задание. вьлдсетсй соответствующего регистра 57). В блоке 5 выбр8Н -10го процессора сигналом с выхода 23 через злемонт ИЛИ 60 в регистр 57 записываетс  код (приоритет) нового задани ; в данном такте коммутатор 56 соедин ет на свои выходы ахо,ць 28 от регистра 4.

Таким образом завершаетс  процесс распределени  некоторого задани , В следующей паре тактов процесс продолжаетс  аналогично.

Следует отметить, что сигнал с выхода формировател  11 кроме того открывает соответствующий элементИ группы 15, и сигналом с соответствующего выхода дешифратора 13 в блоке 2, выбранного на обработ у задани , счетчик 33 уменьшает со,цержммое на единицу; иначе говор , уменьшение очереди в за вл емом ус.тройстаз производитс  в момент прин ти  задани  на обработку соответствующим процессором.

Рассмотрим работу блока 2.

При превышении содержимым счетчика 33 содержимого регистра 34 данный поток переходит в критический : срабатывает rip

выходу Больше блок сравнени  36, формирователь 38 импульсов выдает импульс, который , проход  через открытый (положительным потенциалом - в исходном

состо нии - с инверсного выхода триггера 43) элемент И 40, и триггер 43 устанавливаетс  в единичное состо ние, фиксиру  переход потока заданий данного типа в критический режим. В дальнейшем состо ние критического режима дл  данного потока сохран етс  до тех пор, пока, по мере обработки заданий, содержимре счетчика 33 н& станет меньше содержимого регистра 37; при этом срабатывает по выходу Мень5 ше блок сравнени  37 и через формирователь 39 и элемент И 41 триггер 43 возвращаетс  в нулевое состо ние.

Наличие хот  бы одного критического потока фиксируетс  элементом ИЛИ 16, который переключает коммутатор на выходы триггеров 43 подканалов 2 - таким образом , обеспечиваетс  приоритет критического (критических,если их - несколько) потока перед некритическими. Среди критических

5 потоков, если их несколько, организуетс аналогична  дисциплина приоритетного обслуживани , как и среди некритических. При зтомсигнал с выхода элемента ИЛИ 16 используетс  в устройстве бив узлах 5 в

С качестве указател  на то, что обрабатываетс .  именно критический поток (будучи старшим разр до.м, этот сигнал обеспечивает в совокупности кодов заведомое превышение любым кодом критического потока либо

5 кода некритического потока). Дл  сброса (декрементировани ) счетчиков 33 и выбора процессорами заданий рпределенного типа этот разр д не используетс .

Claims (2)

1. Формула изобретени 

   0 1. Устройство дл  распределени  заданий процессорам, содержащее каналы, каждый из которых содержит узел приоритета и группу подканалов, каждый из которых содержит элемент ИЛИ и счетчик, причем запросные входы канала соединены с суммирующими входами счетчиков соответствующих подканалов, в каждом подканале выходы счетчика соединены с входами элемента ИЛИ своего подканала, выход которого  вл етс  первым выходом подканала, о тличающеес  тем, что, с целью расширени  области применени  за счет обслуживани  запросов в зависимости от частоты их поступлени , в каждый канал введены регистр, генератор тактовых импульсов, распределитель импульсов, группа узлов выбора задани , блок определени  минимума , блок сравнени ,-элемент И, формирователь импульсов, два дешифратора, две группы элементов И, элемент ИЛИ и коммутатор . а в каждый канал введены два регистра , два блока сравнени , два формировател  импульсов, два элемента И и триггер, причем в каждом канале устройства первые и вторые выходы подканалов соединены соответственно с первой и второй группой информационных входов коммутатора, выходы узла приоритета подключены к информационной группе входов регистра, выходы которого соединены с входами первой группы блока сравнени  и с первыми группами входов узлов выбора задани  группы, вторые группы входов которых  вл ютс  информационными входами канала, первые входы - ответными входами канала, а выходы  вл ютс  информационными выходами канала и соединены с входами блока опреде ени  минимума, перва  группа выходов которого соединена с второй группой входов блока сравнени  и с входами первого дешифратора, а втора  группа выходов блока определени  минимума соединена с входами второго дешифратора, выходы первого и второго дешифраторов соединены соответственно с первыми входами элементов И второй и первой групп, вторые входы которых соединены с выходом формировател  импульсов, выходы элементов И первой группы соединены с вторыми входами соответствующих узлов выбора задани  и  вл ютс  управл ющими выходами канала, выходыэлементов И второй группы соединены с вычитающими входами счетчиков соответствующих подканалов, выход генератора тактовых импульсов соединен с входом распределител  импульсов, первый выход которого подключена третьим входам всех узлов выбора задани  и к синхровходу регистра, а второй выход - к первому входу элемента И, второй вход и выход которого соединены соответственно с выходом блока сравнени  и с входом

   формировател  импульсов, в каждом подканале канала выходы первого и второго регистров соединены с первыми входами соответственно первого и второго блоков

   сравнени , вторые входы которых подключены к выходам счетчика, выходы первого и второго блоков сравнени  соединены соответственно с входами первого и второго формирователей импульсов, выходы которых соединены соответственно с первыми входами первого и второго элементов И, выходы которых соединены соответственно с единичным и нулевым входами триггера, пр мой и инверсный выходы которого соединены соответственно с вторыми входами второго и первого элементов И, пр мой выход триггера  вл етс  вторым выходом соответствующего подканала, кроме этого, в каждом канале вторые выходы подканалов

   соединены с входами элемента ИЛИ, выход которого соединен с управл ющим входом коммутатора, сигнальным входом узла приоритета и  вл етс  сигнальным выходом канала устройства.
2. 2. Устройство по п. 1, о т л и ч а ю щ е ес   тем, что узел выбора задани  содержит регистр, коммутатор, элементы И, ИЛИ и

   задержки, причем перва  и втора  группы входов узла выбора задани  соединены соответственно с первой и второй группой информационных входов коммутатора, выход которого  вл етс  выходом узла выбора заДани , первый и третий входы которого соединены с входами элемента И, выход которого соединен с управл ющим входом коммутатора И, через элемент задержки - с первым входом элемента ИЛИ, второй вход

   и выход которого соединены соответственно с вторым входом узла выбора задани  и синхровходом регистра.

   JSf

   ак м

   ;tj:

   т

   и г/

   /// Й

   Ж

   J

   ЗЕ I

   иЬ

   ЬО

   J5

   2

   г/

   22,

   22,

   -M

   I

   62

   «5,

   2jiI

   ад

   9

   fN

   47;

   11

   v

   Ъ2

   k9

   8

   ДА

   L.v

   /i I

   ffJY

   51 1

   j; //г J

   (5

   o

   rj/;

   .

   №;

   Фие.