RU1777244C - Декодер кодов Рида-Соломона - Google Patents

Abstract

Изобретение относитс  к вычислительной i, технике и технике св зи; его использование в многоканальных системах передачи информации позвол ет повысить помехозащищенность и информативность декодера. Это достигаетс  благодар  адаптивной процедуре декодировани , включающей разное число попыток в зависимости от числа различий между прин тым кодовым словом и закодированным словом, преобразованным после декодировани . 2 з.п. ф-лы, 3 ил.

Description

Изобретение относитс  к вычислительной технике и технике св зи и может быть использовано в многоканальных системах передачи информации.

Цель изобретени  - повышение помехозащищенности и информативности декодера .

Функциональна  схема декодера при- . ведена на фиг. 1. На фиг. 2 и 3 представлены схемы соответственно блока стековых регистров и блока управлени .

Декодер кодов Рида-Соломона (PC) содержит первый - дес тый регистры 1-10 сдвига, блок 11 стековых регистров, блок 12 определени  индексов максимальной надежности , блок 13 преобразовани  кодов, первый и второй элементы 14,15 задержки, первый - третий кольцевые регистры 16-18, компаратор 19, кодер 20 кода PC, первый - п тый коммутаторы 21-25, счетчик 26 числа различий, блок 27 сравнени  с единицей, блок 28 сравнени  с двойкой, блок 29 управлени , первый - третий вентильные элементы 30-32, первую и вторую группы 33, 34 вентильных элементов.

На фиг. 1 обозначены первые и вторые информационные входы 35, 36, адресные входы 37, первый и второй входы 38, 39 констант, информационные и адресные выходы 40,41.

Блок 11 стековых регистров (фиг. 2) содержит первый и второй демультиплексоры 42, 43, дешифратор 44, первую группу 45 регистров сдвига, группу 46 счетчиков импульсов , вторую группу 47 регистров сдвига, шифратор 48, первый и второй мультиплексоры 49, 50.

На фиг. 2 обозначены первые - третьи и четвертый входы 51-54, первые - третьи выходы 55-57.

Блок 29 управлени  (фиг. 3) содержит первый и второй регистры 58, 59 сдвига, компаратор 60, первый - четвертый элементы 61-64 ИЛИ. коммутатор 65, первый и второй счетчики 66. 67 импульсов.

На фиг. 3 обозначены первые и второй входы 68, 69, первый - четвертый выходы 70-73.

На фиг. 1-3 разр дность соединений обозначена косой чертой, перечеркиваюу

Ј

Я ю

Ј

щей соответствующую линию, р дом с которой указана величина разр дности.

Блок 12 определени  индексов максимальной надежности1, блок 13 преобразовани  кодов (из системы остаточных классов через обобщенную позиционную систему в позиционную систему) и кодер 20 кода PC выполнены так же, как и в прототипе.

На фиг. 1 не показан тактовый генератор , тактирующий работу регистров 1-10, 16-18, блоков 1-1,13 и кодера 20 аналогично тому, как это делаетс  в прототипе.

На фиг. 1 и 3 показаны соединени  в коммутаторах 21-25 и 65 при нулевых сигналах на их управл ющих входах.

Декодер предназначен дл  декодировани  (n, k) - кодов PC (где п - длина кода, k - число информационных символов, каждый из которых имеет разр дность Q и сопровождаетс  символом надежности разр дно- стью М), поступающих из m каналов со стирани ми.

Дл  выбранного кода PC (n, k), строитс  множество пр мых проективной плоскости PG (2, q), где q2 + q + 1 k+ 5, а (5 q + 1.

В зависимости от количества ошибок в прин том кодовом слове декодер осуществл ет либо одну попытку декодировани , либо 1 + (k + 1}/2 попыток, либо q + q + 1 попыток, что обеспечивает адаптивность декодировани  и при обслуживании m каналов одновременно дает среднее врем  декодировани , равное утроенному времени декодировани  с исправлением только стираний .

В основе работы декодера лежит следующий алгоритм.

Из m каналов на входы декодера поступают Q-ичные символы кодовых слов и М- ичные значени  их надежности, при этом на адресные входы декодера поступает номер канала, по которому поступил данный сигнал . Символы кодовых слов, поступающие на вход жестких значений декодера одновременно с их надежност ми, поступающи- ми на вход надежности кодовых символов декодера, записываютс  в стековых регистрах ассоциативно, с номером канала. (Стеки жестких значений и надежности дл  данного канала заполн ютс  синхронно).

При заполнении одной пары из 2тп стеков происходит перезапись содержимого стеков соответственно в регистр прин того кодового слова и в регистр надежности при- п того кодового слова. По величине значени  надежности отбираютс  (k + б) наиболее надежных символов прин того кодового слова.

Далее следует процедура № 1 : k символов из отобранных подвергаютс  преобразованию из системы остаточных классов в обобщенно-позиционную систему и из обобщенно-позиционной системы в позиционную систему. Полученный информационный набор кодируетс  в позиционную систему. Полученный информационный набор кодируетс  кодом PC (л, k).

Далее следует сравнение синтезированного кодового слова с прин тым из канала в (k + 2) позици х и в (k + д )позици х.

В зависимости от числа различий в указанных позици х осуществл етс  либо 1 +(k + 1)/2 попыток декодировани  при помощи процедуры № 1, в результате выполнени  этой группы попыток получают кодовое слово , обладающее наименьшим числом различий с прин тым из канала кодовым словом, с последующим сравнением получившегос  кодового слова в (k + 2) и в (k + д ) позици х, либо (k +Ј) попыток декодировани  при помощи процедуры № 1, при этом отобранным символам став тс  в соответствие точки проективной геометрии PG (2, q), где q2 + q + 1 i k + д. По определению проективной геометрии, через любые две различные точки проходит единственна  пр ма . Указанное обсто тельство гарантирует исправление двух ошибок при переборе (k+б пр мых, так как при этом об зательно два ошибочных символа попадут на одну пр мую проективной плоскости.

Таким образом, осуществл етс  исправление n-(k + д) стираний, одной или двух ошибок.

Декодер работает следующим образом. Двоична  последовательность, содержаща  (k + д ) элементов, поступает на первый вход 38 констант и записываетс  в п тый регистр 5, одновременно втора  двоична  последовательность, содержаща  (k + 2) элементов, поступает и записываетс  через второй вход 39 констант в восьмой регистр 8.

На адресные входы 37 поступает номер активного канала. Одновременно жесткие значени  символов кодового слова поступают на первые информационные входы 35 и записываютс  ассоциативно с номером канала в один из m регистров сдвига (стековых регистров) первой группы 45 жестких значений блока 11. Одновременно на вторые информационные входы 36 поступают значени  надежности кодовых символов и соответственно номеру канала записываютс  в один из m стековых регистров второй группы 47. Кажда  пара стеков, закрепленна  за определенным каналом, заполн етс  синхронно.

При заполнении одной пары из 2 m стековых регистров 45, 47 блока 11 происходит одновременна  перезапись содержимого блока 11 стековых регистров соответственно в третий и первый регистры 3 и 1 сдвига. С выходов последнего значени  надежности поступают на входы блока 12 определени  индексов (к + 3 ) наиболее надежных символов кодового слова.

Отобранные индексы поступают и записываютс  во второй регистр 2 сдвига, одновременно двоична  последовательность выделенных позиций кодового слова записываетс  в дев тый регистр 9 сдвига, при этом с управл ющих разр дных выходов второго регистра 2 сдвига управл ющие сигналы поступают на соответствующие разр дные входы управлени  перезаписью третьего регистра 3 сдвига, с разр дных информационных Q-ичных выходов которого отобранные символы кодового слова поступают на разр дные информационные входы четвертого регистра 4 сдвига, при этом выполн етс  следующа  процедура № 1.

На входы управлени  четвертого и второго регистров 4 и 2 с разр дных выходов п того (восьмого) регистра 5 (8) сдвига поступает k разрешающих сигналов перезаписи , в соответствии с которыми k символов жестких значений и k значений надежности с последовательных выходов регистров 4 и 2 поступают на входы блока 13 преобразовани  кодов. Одновременно сГпоследова- тельных выходов третьего регистра 3 сдвига на информационные входы второго кольцевого регистра 17 поступает прин тое кодовое слово, а с разр дных выходов дев того регистра 9 сдвига на входы первого кольцевого регистра 16 поступает двоична  последовательность , содержаща  (k + 6 ) разрешающих сравнение сигналов.

С выходов блока 13 преобразовани  кодов декодированный информационный набор поступает на входы шестого регистра 6 сдвига, с выходов которого информационный набор поступает на входы кодера 20 кода PC, с выходов которого синтезированное кодовое слово поступает на информационные входы третьего кольцевого регистра 18. С выходов второго и третьего кольцевых регистров 17, 18.сигналы подаютс  на компаратор 19, с выхода которого информаци  о посимвольном различии поступает на счетный вход счетчика 26 числа различий,

содержимое которого при этом записываетс  в дес тый регистр 10 сдвига.

С выхода регистра 10 код числа различий через третий коммутатор 23 поступает

либо на входы блока 21 сравнени  с единицей , либо на входы блока 22 сравнени  с двойкой в зависимости от положени  первого и второго коммутаторов 21, 22, в которых провер ютс  следующие услови : если число различий в k + 2 позици х 1, то сигнал поступает на входы управлени  третьим и четвертым коммутаторами 23 и 24. При этом код числа различий с выходов дес того регистра- 10 поступает на первые входы 68

блока 29 управлени , и происходит циклический сдвиг последовательности в п том ре- гистре 5 на два разр да и повторение процедуры № 1. При этом каж - дое порождение кодового слова сопровож-.

даетс  процедурой № 2.

Код числа различий записываетс  в первый регистр 58 блока 29 управлени  и на первом цикле - во второй регистр 59. Далее происходит сравнение содержимого регистров 58 и 59 при помощи компаратора 60. Сигнал на выходе А Б подаетс  на входы перезаписи шестого регистра 6 сдвига и второго регистра 59 блока 29 и, кроме того, на первый элемент 61 ИЛИ, с выхода которого через коммутатор 65 он проходит на вход первого счетчика 66. Все разр ды выходов последнего подключены к входам второго элемента 62 ИЛИ, кроме выхода старшего разр да, соответствующего (k +

1)/2-му циклу, который подключен к первому входу третьего элемента 63 ИЛИ. При этом сигнал с выхода второго элемента 62 ИЛ И управл ет сдвигом в восьмом регистре 8. а сигнал с выхода третьего элемента 63

ИЛИ управл ет третьим коммутатором 15.

Если же в блоке 21 число различий в k +

2 позици х 1, то происходит сравнение в

(k + д ) позици х в блоке 22. Если число

различий 2, то управл ющий сигнал с блока

22 поступает на входы управлени  третьего и п того коммутаторов 23, 25 и второй вход 69 блока 29. При этом происходит выполнение процедуры № 3.

Код числа различий поступает с первых

входов 68 блока 29 управлени  в первый регистр 41 и записываетс  во второй регистр 59, далее происходит сравнение содержимого регистров 58 и 59. При выполнении в компараторе 60 одного из условий сравнени  сигнал поступает на первый элемент 61 ИЛИ, с его выхода через коммутатор 65 проходит на вход второго счетчика 67, разр ды всех выходов которого подключены к входам четвертого элемента

64 ИЛИ. кроме выхода старшего разр да, подключенного к второму входу третьего элемента 63 ИЛИ. При этом сигнал с выхода четвертого элемента 64 ИЛИ управл ет сдвигом п того регистра 5, а сигнал с выхода третьего элемента 63 ИЛИ управл ет третьим коммутатором 23. Каждому сдвигу в п том регистре 5 соответствует процедура 1st 1.

Если в блоке 22 число различий в k + + д позици х 2, то управл ющий сигнал поступает на вход разрешени  перезаписи в седьмой регистр 7 сдвига, при этом декодированна  информаци  поступает на информационные выходы 40 одновременно с номером канала, по которому она была прин та на адресных выходах 41. Далее происходит сброс всех регистров, кроме п того и восьмого, и перезапись содержимого следующей пары заполненных стеков из блока 11.

Если в результате выполнени  процедуры № 3 число различий не станет Ј 2, произойдет отказ от декодировани .

Дл  кода Рида-Соломона с параметрами (31,15) энергетический выигрыш кодировани  в канале с ортогональными сигналами при Pe составл ет около 3 дБ.

Claims (3)

1. Декодер кодов Рида-Соломона, содержащий первый - седьмой регистры сдви- га, первый кольцевой регистр, блок определени  индексов максимальной надежности , блок преобразовани  кодов, кодер кода Рида-Соломона, блок преобразовани  кодов, компаратор, блок сравнени  с единицей, блок управлени , первый и второй вентильные элементы, счетчик числа различи  и первый коммутатор , выходы которого соединены с входами блока сравнени  с единицей, выход Неравно компаратора соединен с входом счетчика числа различий, выходы первого регистра сдвига подключены к входам блока определени  индексов максимальной надежности, первые выходы которого соединены с информационными входами второго регистра сдвига, последовательные выходы которого подключены к первым информационным входам блока преобразовани  кодов, параллельные выходы второго регистра сдвига соединены с установочными входами третьего регистра сдвига, параллельные выходы которого подключены к установочным входам четвертого регистра сдвига, выходы которого соединены с вторыми информационными входами блока преобразовани  кодов , выходы которого и первый выход блока управлени  подключены соответственно к

информационным входам и входу разреш., ни  сдвига шестого регистра сдвига, после довательные и параллельные выходы которого соединены соответственно с ин5 формационными входами кодера кода Рида-Соломона и установочными входами седьмого регистра сдвига, выходы которого  вл ютс  информационными выходами декодера , отличающийс  тем, что, с целью

0 повышени  помехозащищенности и информативности декодера, в него введены восьмой - дес тый регистры сдвига,- второй и третий кольцевые регистры, второй - п тый коммутаторы, блок сравнени  с двойкой,

5 первый и второй элементы задержки, третий вентильный элемент, перва  и втора  группы вентильных элементов и блок стековых регистров, первые и вторые информационные и адресные входы которого  вл ютс 

0 одноименными входами декодера, первые и вторые выходы блока стековых регистров соединены с информационными входами соответственно третьего и первого регистров сдвига, вторые выходы блока определе5 ни  индексов максимальной надежности подключены к информационным входам дев того регистра сдвига, параллельные выходы которого соединены с установочными входами первого кольцевого регистра, па0 раллельные выходы которого подключены к установочным входам второго и третьего кольцевых регистров, последовательные выходы третьего сдвига и выходы кодера кода Рида-Соломона соединены с информа5 ционными входами соответственно второго и третьего кольцевых регистров, выходы которых подключены к первым и вторым входам компаратора, выход Равно которого соединен с входами управлени  сдвигом

0 первого - третьего кольцевых регистров, выходы счетчика числа различий подключе- . ны к входам дес того регистра сдвига, выходы которого соединены с информационными входами третьего ком5 мутатора, первые выходы которого подключены к информационным входам первого и второго коммутаторов, вторые выходы третьего коммутатора соединены с первыми входами блока управлени , второй выход

0 которого подключен к входу третьего вентильного элемента, выходы первого - третьего вентильных элементов соединены с управл ющими входами третьего и п того коммутаторов и вторым входом блока управ5 лени , выходы второго коммутатора подключены к входам блока сравнени  с двойкой, выход Больше которого соединен с входом второго вентильного элемента, выход Больше блока сравнени  с единицей подключен к входу первого вентильного

элемента и управл ющему входу четвертого коммутатора, выход Не больше блока сравнени  с единицей соединен с управл ющими входами первого и второго коммутаторов , выход Не больше блока сравнени  с двойкой подключен к входу управлени  записью седьмого регистра сдвига и входу первого элемента задержки, выход которого соединен с входами разрешени  записи первого - четвертого регистров сдвига и входом второго элемента задержки, выход которого подключен к четвертому входу блока стековых регистров, третьи выходы которого  вл ютс  адресными выходами декодера, параллельные выходы п того и восьмого регистров сдвига подключены к входам вентильных элементов соответственно первой и второй групп, выходы которых соответственно объединены и подключены к соответствующим разр дным входам управлени  перезаписью второго и четвертого регистров сдвига, третий и четвертый выходы блока управлени  соединены с входами разрешени  сдвига соответственно п того и восьмого регистров сдвига, последовательные выходы которых подключены к информационным входам соответственно четвертого и п того коммутаторов, информационные входы п того и восьмого регистров сдвига объединены с выходами соответственно четвертого и п того коммутаторов и  вл ютс  первым и вторым входами констант декодера.

2. Декодер по п. 1,отличающийс  тем, что блок стековых регистров содержит первую и вторую группы регистров сдвига, группу счетчиков импульсов, первый и второй демультиплексоры, первый и второй мультиплексоры, шифратор и дешифратор, информационные входы первого и второго демультиплексоров  вл ютс  соответственно первыми и вторыми входами блока, входы дешифратора объединены с соответствующими управл ющими входами демультиплексоров и  вл ютс  третьими входами блока, выходы демультиплексоров подключены к входам регистров сдвига одноименных групп, выходы которых соединены с информационными входами одноименных мультиплексоров, выходы которых  вл ютс  первыми и вторыми выходами

блока, выходы дешифратора подключены к входам счетчиков импульсов группы, выходы переполнени  которых соединены с информационными входами шифратора, управл ющий вход которого  вл етс  четвертым входом блока, выходы шифратора подключены к управл ющим входам мультиплексоров и  вл ютс  третьими выходами блока.

3.-Декодер по п. 1,отличающийс 

тем, что блок управлени  содержит первый и второй регистры сдвига, компаратор, первый - четвертый элементы ИЛИ, коммутатор , первый и второй счетчики импульсов,

выходы разр дов которых, кроме старшего разр да, соединены с входами соответственно второго и четвертого элементов ИЛИ, выходы старших разр дов счетчиков импульсов подключены к входам третьего элемента ИЛИ, информационные входы

первого регистра сдвига  вл ютс  первыми входами блока, параллельные выходы первого регистра сдвига соединены с входами второго регистра сдвига, последовательные выходы первого и второго регистров сдвига

подключены соответственно к первым и вто: рым входам компаратора, выход Меньше которого соединен с первым входом первого элемента ИЛИ, входом разрешени  сдвига первого регистра сдвига и  вл етс 

первым выходом блока, выходы Больше и Равно компаратора подключены к второму и третьему входам первого элемента ИЛИ, выход которого соединен с информационным входом коммутатора, управл ющи и вход которого  вл етс  вторым входом блока, первый и второй выходы комму/гатора подключены к входам соответственно первого и второго счетчиков импульсов, выходы третьего, второго и четвертого элементов ИЛИ  вл ютс  соответственно вторым - четвертым выходами блока.

$