RU1548U1 - Устройство для определения знака временного рассогласования двух сигналов - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ ЗНАКА ВРЕМЕННОГО РАССОГЛАСОВАНИЯ ДВУХ СИГНАЛОВ, содержащее два усилителя - ограничителя входных сигналов, два блока выделения фронтов, блок перемножения и интегратор, причем выход первого усилителя - ограничителя подключен к первому входу блока перемножения и входу первого блока выделения фронтов, выход которого подключен к второму входу блока перемножения, выход второго усилителя - ограничителя подключен к третьему входу блока перемножения и к входу второго блока выделения фронтов, выход которого подключен к четвертому входу блока перемножения, отличающееся тем, что введен триггерный блок, причем первый выход блока перемножения подключен к первому входу триггерного блока, выход которого подключен к входу интегратора, второй выход блока перемножения подключен к второму входу триггерного блока.2. Устройство по п.1, отличающееся тем, что триггерный блок содержит JK - триггер и схему ИЛИ, причем первый вход триггерного блока подключен к входу J триггера и первому входу схемы ИЛИ, выход которой подключен к входу C триггера, второй вход триггерного блока подключен к входу K триггера и второму входу схемы ИЛИ, выход JK - триггера подключен к выходу триггерного блока.

Description

Устройство для определения знака временного рассогласоватгая двух сигналов.

Полезная модель относится к. технике измерений, в частности, и фазовым дискриминаторам.

Известны различные устройства для определения знака временного рассогласования двух сигналов, например, устройство, приведенное в статье Theson Usher I. Random Bearing Errors in Spleat-Beam System, lASA, voL37, N5, 1965. Устройство, реализующее указанный способ содержит фазовращатель на 90, два усилителя-ограничителя, перемножитсль и интегратор.

Наиболее близким по технической сушноста к заявляемой полезной модели является устройство, приведенное в ж. Элекчроника ,1964i-. т .З, N 15, с. 52-56. Указанное устройство, содержит два усилителя-огранитителя входных сигналов, два блока вьщелеиия фронтов, блок перемножения, дифференциальный усилитель и интегратор, причем выход первого усилителя-ограничителя подключен к первому входу блока перемножения и входу первого блока вьщеления фронтов, выход которого подключен к второму входу блока перемножения, первый выход которого подключен к первому входу дифференциального усилителя, выход которого подключен к входу интегратора, выход второго усилителя-ограничителя подключен к третьему входу блока перемножения и к входу второю блока выделения фронтов, выход которого подключен к четвертому входу блока неремножения, второй выход которого подключен к второму входу дифференциального усилителя. Такое устройство работает следующим образом. Входные сигналы в усилите лях-ограничителях ограничиваются и поступают на входы блоков вьщеления фронтов и соответствующие входы блока перемножения. В блоках вьщелепия фронтов, оьшол11си1П 1х, например, в виде дифференцирующих цепей, формируются импульсы заданной амплитуды и фиксированной длительности в моменты, соответхлвующпе фронтам (например, положительным) ограниченных сигналов. Сигналы, по гг5цаюпдаЬ с.вьаходов блоков вьщеления фронтов, в блоке перемножения, вьшолцеином, например, по схеме логического умножения, перемножаются с соответствующими отранхгаенными сигналами, таким образом что на первом выходе блока перемножения формируется последовательность импульсов стандартной амплитуды и фиксироваппой длигельпости, появляющихся в моменты, коща результат

перемножения импульсов с выхола первого блока вьщеления фронтов, на сигнал второго усилителя-ограничителя положителен. На втором В1#ходе блока перемножения форшфуется последовательность шш отьсов стандартной амплитуды .и фиксированной длительности, появляющихся в моменты, коща результат

МПК H03D 13/00, 3/02 GDIS 3/46f

произведения импульсов с выхода второго блока выделения фронтов на сигнал первого усилителя-ограничителя положителен. Полученные сигналы поступают на входы дифференциального усилителя. В случае, если входные сигналы коррелированы и первый сигнал опережает второй на время т 12 большее длительности импульсов Ти с выходов блока вьщеления фронтов, то импульсы фиксированной длительности в результате перемножения формируются только на втором выходе блока переьшожепия, на первом выходе которого сигнал равен нулю, В результате вычитания в дифферешшальном усилителе на его выходе выраба ъшаются импульсы фиксированной дJштeльнocra 14)лько положительной полярности, которые заряжают интегратор до максимального для данной средней частоты спектра входных сигналов нгшряжения. Если второй сигнал опережает первый, то в результате перемножения импульсы фиксированной длительности появятся только на первом выходе блока перемножентгя. на втором выходе которого сигнал равен нулю. В результате вычитания в дифференциальном усилителе па его выходе вырабатьшаются иьшульсы фикспровашюй длительпости только отрицательной полярности, которые заряжают интегратор до минимального для данной средней частагы cueKipa входных сигналов напряжения. Если время рассогласования входных сигналов равно njono, то после переьшожения последовательности импульсов с блока перемножения совнадают, результат вычитания равен нулю и напряжение интегратора также равно пулю. Таким образом, на выходе устройства формируется вътходная функция Y в виде- знаковой функции в зависимости от нормированного времени а рассогласования между вхощплми сигналами соотвстствш с формулой:

Ти coR Y)

(1)

2я V 1-R j2

или для узконолосных сигналов с независимыми шумами -- где , CO j R J2

2 q sin (2л а ) (1+q ) VlKq cos (271 а )/ (1+q) ) средняя частота переходов через 0; , . . , нормированная взаимная корреляционная функция Bxoj pbix- -- сшналов; .. I i# 5 . .: -, . f

R J2 производная от нормированной взаимной коррелягщонной функция

входных сигналов; Ти- длительность импульсов с выходов блоков вьщсления фронтов;

12 а нормированное время рассогласования;

То 2я / 000 ;

000- центральная частота саекчра входных сигналов;

Am 000 Ти /2 амплитуда выходной функции;

q - отношение сигнал/номеха.

а крутизна S ( а 0 ) дискриминационной характеристики онределяегся но формуле

271 а S( (X 0 ) ( 2 )

Vl+2q II

Из фор «гулм ( 1 ) видно J что максимальное и минимапьчое тначетшя выходной фзохкции устройства при положительном и отрицательном времени рассогласования входных сшиалов зависят от средней частоты спектра входных сигналов и длительности имнульсов с выходов блоков вьшеления фронтов.

Недос1а1ком данною усхройсгеа являегся зависимость значений выходной функции от средней частоты спектра входных сигналов, что ограничивает диапазон применения устройства.

Предлагаемая полезная модель обладает расширенными функциональными возможностями за счет увелттчения области рабочих частот нри сохранении

1Х)ЧНОСТИ.

Это достигнуто тем, что в устройство для определения знака времеипого рассогласования двух сигналов содержаптее два усилителя-ограничителя входных сигналов, два блока выделения фронтов, блок неремножения и интехратор, причем выход первого усилителя-ограш1чителя подключен к первом} входу блока перемножения и входу нервого блока вьщеления фронтов, выход которого нодключен к второму входу блока перем11ожс1Н1Я, выход второго усилителяограничителя подключен к третьему входу блока перемножения и к входу второго блока вьщеления фронтов, выход которого нодключен к четвер1Х)му входу блока неремножения, введен триггерный блок, причем нервый выход блока неремножения нодключен к нервому входу триггерного блока, выход которого цодюночен к входу интегратора, вгорой выход блока перемножения цодюцочен к втором} ВХОД) триггерного блока.Кроме того, что триггерный блок содержит JKтриггер и схему ИЛИ, причем первый вход трштерного блока подключен к входу J триггера и первому входу схемы ИЛИ, выход которой подключен к входу С триггера, второй вход триггерного блока подключен к входу К Tpinrcpa и второму входу схемы ИЛИ, выход JK-тргатера подключен к выходу трнггерного блока.

Введение трштерного блока позволяет исюиочить зависимость мак.ст1ального и минимального зпачешш выходного напряжения интегратора от средней частоты спектра входных сигналов за счет того, что трштерный блок преобразует импульсы стандартной амплитуды и фискированной длительности двух последовательностей получаемых с выходов блока перемножения, в имп отьсы стандартной амплитуды но переменной длительности, равной временному иромежутку в течение которого существуют импульсы только с первого ( второго ) выхода блока перемножения. Трштерный блок иозволяет устранить существующее в б;шжайшем аналоге противоречие, Koixipoe заключае1х;я в том, чю дли повышения точности определения знака временного рассогласовагшя сшвалов необходимо уменьшение длительности сигналов с выходов блоков выделения фронтов, что приводит к уменьп1ению амплитуцы выходного сигнала устройства.

Интегрирование сигналов с выхода триггерного блока позволяет получить на выходе интефатора сигнал, среднее значение которого определяется по формуле:

(3)

1 1-

ffi

или для узкополосных сигналов с независимыми шумами Y -Ani

( 1 + q ) Vl-(q cos(27t а )/ (1+q))

а крутизна S ( а 0 ) дискриминащгонной характеристики определяется по формуле ( 2 ).

Иезависимость выходной функции устройства от средней частоты спектра входных сигналов позволяет использовать предлшаемое устройство без настройки с сохранением точности ири разных спектрах входных сигналов, что расширяет его функщюнальные возможности.

q sin (2л а )

Сущность предлагаемого устройства поясняется г нпурами.

На фиг.1 приведена структурная схема предлагаемого устройства, на фиг. 2 - структурная схема триггсрного блока, па фиг. 3, 4, 5 временные диаграммы работы устройства.

Устройство для определения знака временною рассогласования двух сшпналов (фнгЛ) содержит два усилителя-ограничителя 1,2 входных сигналов, два блока 3,4 выделения фронтов, блок перемножения 5, трштерный блок 6 и интегратор 7, причем выход первого усилителя-ограничителя 1 подключен к первому входу блока 5 перемножения и входу первого блока 3 выделения фронтов, выход которого подключен к второму входу блока 5 неремножения, выход второго усилителя-ограничителя 2 подключен к третьему входу блока 5 перемпожения и к входу второго блока 4 вьщеления фронтов, выход которого подключен к четвер1Х)му входу блока 5 церемножения, первый выход блока 5 аеремножения подключен к первому входу триггерного блока 6, выход которого подключен к входу интегратора 7, второй выход блока 5 перемножения подключен к второму входу триггерного блока 7. Трштерный блок 7 ( фиг.2 ) содержит JK-трипер 8 и схему 9 ИЛИ, причем первый вход триггерного блока 7 подключен к входу 1триггера 8 и первому входу схемы 9 ИЛИ, выход которой подключен квходу С: триггера 8, второй вход триггерного блока 7 подключен к пходу К триггера 9 и второму входу схемы 9 ИЛИ. выход JK-триггера 8 подключен к выходу 1ри1терного блока 7.

Устройство работает след}топцо,1 образом (см. фиг. 3,4,5).

Входные сигналы поступаю на входы нервого и второго усилителейограиичителей 1,2, в которых подвергается амплитудному ограничению для исключения влияния уровней входных сигналов. Усапители-ограничите-лги 1,2 могут бьггь вьшолнены по схеме, приведенной в кн. Б.И.Горошкова Радиоэлектронные уетройетва, М.: Радио и евязь, 1984,-400с. В блоках 3,4 вьщеления фронтов в моменты появления фронтов в выходном сигнале соответствующего усилителя-о1раничителя формируются последовательности импульсов заданной длительности, значительно меньшей чем минимальная длительность отдельных имнульсов с выхода усилителя-ограничителя, и иостоянной амнлитуды. Блоки 3,4 могут бьггь вьшолнены но схеме, приведенной в кн. В.С.Гутникова Интегральная электроника в измерительных устройствах, Л.; Энергоатомиздат,1989.-304с. В блоке 5 неремножения производится перемножение сигнала с выхода первого усилителя-ограничителя 1 с сшиалом с выхода второго блока 4 вьщеления фронтов и иеремножение сигнала с выхода второго усилителяО1раничителя 2 с сигналом с выхода первою блока 3 вьщеления фронтов.Выходные сигиалы блока 5 перемножения поступают на входы триггерного блока 6, который построен таким образом, что сигнал, иоступаюнцш на его первый вход переводит трштерный блок б в единичное состояние или

подтверждает его, сигнал постзпающий на его второй вход переводит трштерньга блок 6 в нулевое состояние или иодтверждает его.Сигнаяы, постуиаюище одновременно на оба входа, нереводят триггсрный блок 6 в счетный режим. Интегратор 7 осуществляет усреднение выходного сигнала триггерного блока 6 в течение заданного времени усреднения. В сос1аве ipmrepHoio блока 6 и логических перемножителей в блоке 5 перемножеши быть использованы микросхемы различных серий, например, 564.

В случае, если сигнал на входе первого усилителя-ограничителя 1 опережает сигнал на входе второго усилителя-ограничите ля 2 на время большее длительности импульсов с выходов блоков 3,4 выделения фротх в ( фиг.З ), то импульсы в результате пepe шoжcпия формируются только на втором выходе ( U52 ) блока перемножения 5. на первом выходе блока перемножения 5 сигнал ( U51 ) равен нулю и выходной ситал U6 трштерного блока 6 принимает значение 0. Таким образом, триггерный блок 6 принимает состояние, соответств)ющее О в момент, когда на нервом выходе блока 5 перемножения сигнал равен О, а на втором выходе блока 5 сигнал равен 1, т.е. разность выходных сигналов U51-U52 блока 5 перемножения отртщательпа.Это состояние трштерного блока б сохраняется все время, пока эта разность отрипательна. Смена состояния триггерного блока 6 в 1 происходит в MOMCirr, коща разность сигналов с выхода блока 5 перемножения сменит знак.

Ес;ш сигнал на входе в-юрого усшштеля-о1раничителя 2 опережает сшнал па входе первого усилителя-огра1шчителя 1 ( фиг. 4 ), то в резртьтате перемножения имиульсы появятся только на первом выходе ( U51 ) блока перемпожения 5, на втором выходе блока перемножения 5 сигнал ( U52 ) равен пулю и выходной сигнал IT6 трштервого блока 6 принимает значение L Таким образом, триггерный блок 6 припимает состояние, соответствующее 1 в момент, когда па первом выходе блока 5 ncpcNnioKcinM сишал равен 1, а па втором выходе блока 5 сигнал равен О, т.е. разность выходных сигналов U51-U52 блока 5 перемножения положительна. Это состояние трштерного блока 6 сохраняе1х;я все время нока эта разность положительна. Смена состояния триггерного блока 6 в О происходит в момент, когда разность сигналов с выхода блока 5 перемножения сменит знак. Иснользование в составе триггерного блока 6 JK-триггера 8 и схемы 9 ИЛИ позволяет в случае одновременного появления сигналов на выходах блока 5 перемножения, что соответствует нулевому времени рассогласования входных сигналов ( фиг. 5 ), перевести триггсрный блок 6 в счетный режим и нолучить на вьгходе интегратора 7 напряжение равное иолусхмме напряжений при положительном и О1рицательном временах рассогласования входных сшналов.

Технико-экономическое преимущество предлагаемого устройства в фавнении с изве ггными состоит в возможности использования его для работы с узкополосными сигналами неизвестной частоты и широкополосными сигналами при сохранении точности.

Предлагаемое техническое решение может быть использовано в следящих измерителях временного или фазового сдвша, например, в coci-аве нелеш аторов, системах фазовой автоподстройки частоты и других подобных приборах, а также в устройствах контроля идентичности временных нараметров многоканальных систем.

-.

Claims (2)

1. УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ ЗНАКА ВРЕМЕННОГО РАССОГЛАСОВАНИЯ ДВУХ СИГНАЛОВ, содержащее два усилителя - ограничителя входных сигналов, два блока выделения фронтов, блок перемножения и интегратор, причем выход первого усилителя - ограничителя подключен к первому входу блока перемножения и входу первого блока выделения фронтов, выход которого подключен к второму входу блока перемножения, выход второго усилителя - ограничителя подключен к третьему входу блока перемножения и к входу второго блока выделения фронтов, выход которого подключен к четвертому входу блока перемножения, отличающееся тем, что введен триггерный блок, причем первый выход блока перемножения подключен к первому входу триггерного блока, выход которого подключен к входу интегратора, второй выход блока перемножения подключен к второму входу триггерного блока.

2. Устройство по п.1, отличающееся тем, что триггерный блок содержит JK - триггер и схему ИЛИ, причем первый вход триггерного блока подключен к входу J триггера и первому входу схемы ИЛИ, выход которой подключен к входу C триггера, второй вход триггерного блока подключен к входу K триггера и второму входу схемы ИЛИ, выход JK - триггера подключен к выходу триггерного блока.