RU1115652C - Устройство для адаптивного подавления помех - Google Patents

Устройство для адаптивного подавления помех

Info

Publication number
RU1115652C
RU1115652C SU3576021/24A SU3576021A RU1115652C RU 1115652 C RU1115652 C RU 1115652C SU 3576021/24 A SU3576021/24 A SU 3576021/24A SU 3576021 A SU3576021 A SU 3576021A RU 1115652 C RU1115652 C RU 1115652C
Authority
RU
Russia
Prior art keywords
input
output
delay
multiplier
unit
Prior art date
Application number
SU3576021/24A
Other languages
English (en)
Inventor
Д.И. Попов
В.Б. Горкин
Original Assignee
Рязанский Радиотехнический Институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Рязанский Радиотехнический Институт filed Critical Рязанский Радиотехнический Институт
Priority to SU3576021/24A priority Critical patent/RU1115652C/ru
Application granted granted Critical
Publication of RU1115652C publication Critical patent/RU1115652C/ru

Links

Landscapes

  • Noise Elimination (AREA)

Abstract

1. Устройство для адаптивного подавления помех, содержащее 2М-1 умножителей комплексных чисел, сумматор, М блоков задержки, М корреляторов, причем выход i-гоумножителя комплексных чисел соединен со входом i-го блока задержки, выход которого подключен к первому входу i-го коррелятора, выход i-гоумножителя комплексных чисел подключен к (i-М)-му входу сумматора, выход которого является информационным выходом устройства, отличающееся тем, что, с целью увеличения точности, в него введены М+2 блоков задержки, блок измерения междупериодного сдвига фазы и блок вычисления весовых коэффициентов, i-йвыход которого подключен к первому входу (i+М)-го умножителя комплексных чисел, второй вход которого соединен с первым входом (i+1)-го умножителя комплексных чисел и подключен к выходу (М+i)-го блока задержки, вход которого соединен с выходом i-го блока задержки, выход М-го блока задержки подключен ко входу 2М-го блока задержки, выход которого соединен с М-ным входом сумматора, (М+1)-й вход которого объединен с первым входом первого умножителя и подключен к выходу (2М+1)-го блока задержки, вход которого объединен с первым входом блока измерения междупериодного сдвига фазы, вторыми входами М корреляторов и подключен к выходу (2М+2)-го блока задержки, вход которого является информационным входом устройства и объединен со вторым входом блока измерения междупериодного сдвига фазы, выход которого соединен со вторым входом i-гоумножителя комплексных чисел, выход i-го коррелятора подключен к i-му входу блока вычисления весовых коэффициентов.2. Устройство по п.1, отличающееся тем, что блок измерения междупериодного сдвига фазы содержит первый, второй, т�
SU3576021/24A 1983-04-12 1983-04-12 Устройство для адаптивного подавления помех RU1115652C (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU3576021/24A RU1115652C (ru) 1983-04-12 1983-04-12 Устройство для адаптивного подавления помех

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU3576021/24A RU1115652C (ru) 1983-04-12 1983-04-12 Устройство для адаптивного подавления помех

Publications (1)

Publication Number Publication Date
RU1115652C true RU1115652C (ru) 2014-06-27

Family

ID=51217847

Family Applications (1)

Application Number Title Priority Date Filing Date
SU3576021/24A RU1115652C (ru) 1983-04-12 1983-04-12 Устройство для адаптивного подавления помех

Country Status (1)

Country Link
RU (1) RU1115652C (ru)

Similar Documents

Publication Publication Date Title
Liu Novel parallel architectures for short-time Fourier transform
JPS567172A (en) Method and device of complex ternary correlation for adaptive gradient calculation
GB1334250A (en) Self adaptive filter and control circuit therefor
US4340781A (en) Speech analysing device
Van Trees Jr et al. Detection and estimation theory
US4282579A (en) Discrete Fourier transform system using the dual chirp-Z transform
JPS6196817A (ja) フイルタ−
CA1151248A (en) Convoluted code matched filter
JP2550706B2 (ja) ディジタルパルス圧縮装置
JPS6146872B2 (ru)
RU1115652C (ru) Устройство для адаптивного подавления помех
US4118784A (en) Differential DFT digital filtering device
JPS54101633A (en) Binomial vector multiplier circuit
JPS6145622A (ja) 信号処理装置
US5265217A (en) Optimal parametric signal processor for least square finite impulse response filtering
Kannan A Design of Low Power and Area efficient FIR Filter using Modified Carry save Accumulator Method
SU666535A1 (ru) Устройство дл вычислени коэффициентов преобразовани уолша
JP2529229B2 (ja) コサイン変換装置
SU1124322A1 (ru) Устройство дл решени линейных интегральных уравнений Вольтерры
SU942247A1 (ru) Цифровой нерекурсивный фильтр
RU2011291C1 (ru) Дискретный согласованный фильтр
SU1164731A1 (ru) Фурье-коррел тор
KR970004535B1 (ko) 최소자승 유한임펄스 응답 필터링을 위한 최적의 매개변수적 신호처리기
SU1417008A1 (ru) Устройство дл воспроизведени полиномиальной функции
SU1631555A1 (ru) Арифметическое устройство дл процессора быстрого преобразовани Фурье