PT88199B

PT88199B - Processo para a fabricacao de teias nao urdidas de fibras emaranhadas por accao da agua

Info

Publication number: PT88199B
Application number: PT88199A
Authority: PT
Inventors: James H Manning; Joseph H Miller; Thomas E Quantrille
Original assignee: Fiberweb North America Inc
Priority date: 1987-08-07
Filing date: 1988-08-04
Publication date: 1995-05-31
Also published as: DE3881121D1; FI883605A0; US4755421A; NO883491D0; KR890004021A; DE3881121T2; DK439488D0; NO883491L; EP0303528B1; CA1297278C; EP0303528A1; DK439488A; BR8803895A; JPH0197300A; FI883605A; PT88199A; ES2042784T3; ATE89622T1

Description

DESCRIÇÃO

DA

PATENTE DE INVENÇÃO

N.° 85 981

REQUERENTE: GENERAL ELECTRIC COMPANY,norte-americana (Estado de New York),industrial,com sede e estabelecimento em 3135 Easton Turnpike, Fairfield, Connecticut 06431,Estados Unidos da América.

EPÍGRAFE: ’’ DISPOSITIVO DE CONTROLO DE TONALIDADE PA

RA SINAIS DE DADOS AMOSTRADOS ”

INVENTORES: Todd J.Christopher.

Reivindicação do direito de prioridade ao abrigo do artigo 4.° da Convenção de Paris de 20 de Março de 1883.

Estados Unidos da América em 27 de Outubro de 1986 sob o n® 923.416 e em 13 de Julho de 1987 sob o n«. 073.338.

INP1. MOO. 113 RF 16732

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RCA 83967/93967A

PATENTE N^s 85 981

Dispositivo de controlo de tonalidade para sinais de dados amostrados para que

GENERAL ELECTRIC COMPANY, pretende obter privilégio de invenção em Portugal.

RESUMO presente invento refere-se a um dispositivo de controlo de tonalidade de dados amostrados, aplicável para fornecer corte nos baixos audio e controlo de amplificação, incluindo um único circuito mult-iplicador variável (14) para determinar as caracteristicas de resposta variável do dispositivo. Amostras de entrada são acopladas ao multiplicador o qual tem as suas saídas ligadas a um integrador (18, 20). As amostras integradas são escaladas por uma constante e combinadas com as amostras de entrada de modo a fornecer um sinal controlado de tonalidade.

c

Fig.t

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-2MEMORIA DESCRITIVA presente inuento refere-se a circuitos para realizar o controlo de tonalidade nos sinais de dados amostradas, como por exemplo, em aparelhos de processamento de audio modulado por código de impulso (PCM).

ANTECEDENTES DO INVENTO

Um circuito digital para controlo de tonalidade de dados amostrados, destinado a regular a resposta baixa dos sinais a_u dio, doi descrito por Richard 0. Taylor na Especificação de p_a tente OritSnica 0.0. 1 385 024. Estes circuitos incluíam um filtro passa-baixo para passagem do espectro baixo dos sinais audio, um multiplicador acoplado à saída do filtro passa-baixo para escalonar os sinais audio filtrados pelo passa-baixo, e circuitos combinados para adicionar e subtrair o espectro baixo, do sinal audio, ao sinal audio de entrada. 0 sinal combinado representa o sinal audio com a porção baixa do espectro do sinal audio ou amplificada ou cortada dependendo de o sinal filtrado pelo passa-baixo ser somado ou subtraído do sinal audio de entrada respectivamente. 0 grau de amplificação ou de corte é determinado pelo coeficiente de multiplicação aplicado ao multiplicador. Se o filtro passa-baixo tem uma resposta de frequência fixa (isto é um ponto de 3 d3 fixo) e tem uma concepção relativamente simples (reduz 6 ou 12 dB por oitava), ajustar o corte ou amplificação tem o indesejável efeito de al_ terar a largura de banda do espectro baixo,afectada. Por exem pio, considera-se que o filtro passa-baixo possui um ponto de 3 db (um zero) de 1 kHz e uma redução de 20 dB por década. P_a ra uma amplificação ou corte de baixos de 20 dB, a largura de banda do espectro de baixos,afectada estende-se a 10 kHz. Con tudo para uma amplificação ou corte de baixos de 1 dB, a margu ra de banda do espectro de baixos,afectada é aproximadamente 1 kHz. Para impedir tais variações, do espectro de baixos, com o grau de amplificação ou corte, a frequência de 3 dB do filtro passa-baixo deve ser ajustada simultaneamente com a variação do coeficiente de multiplicação. De modo a satisfazer este /4

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-3requisito, o filtro passa-baixo incorporará normalmente elemen tos variáveis de controlo de gancho os quais indesejável mente complicam os circuitos.

Yoshimutsu Hirata descreveu um circuito de controlo de tonalidade, para ajustamento da resposta baixa, ligeiramente mais complicado, a páginas 77-79 da edição de Setembro de 1982 do Wireless World, num artigo intitulado Filtros Digitais Si_m pies para Reprodução Sonora. Este circuito de controlo de to nalidade incluia a ligação em cascata de um filtro de impulso de resposta com variável finita e um filtro de impulso de resposta com variável infinita, incluindo ambos elementos multiplicadores. A amplificação ou corte dos baixos, são causadas pela aplicação dos respectivos coeficientes multiplicadores aos elementos multiplicadores dos filtros ligados em cascata. Com a selecção apropriada dos coeficientes multiplicadores, a largura de banda, do espectro de baixas, afectada por amplificação ou corte mantém-se relativamente constante.

E um objectivo do presente invento proporcionar um circuito de controlo de tonalidade relativamente versátil, o qual pode estar condicionado a ter uma frequência de resposta semelhante aos aparelhos de Taylor ou de Hirata, mas que necessita de apenas um simples circuito multiplicador variável. E desejável minimizar o número de elementos multiplicadores variáveis visto que estes têm tendência a serem relativamente complexos e caros.

SUMARIO DO INVENTO presente invento é um circuito de controlo de tonalid_a de para proporcionar amplificação ou corte a uma porção do espectro de frequências de sinais aplicados. 0 circuito executa uma função de transferência caracterizada por ter pólos e zeros, e é seleccionável para ter zeros fixos e pelo menos um p_ó lo variável para executar amplificação ou para ter pólos fixos e pelo menos um zero variável para executar o corte. Os circuitos incluem um multiplicador, que responde a um coeficiente multiplicador variável G, para determinar a posição do pólo va

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-4riável ou do zero variável relativos aos correspondentes zeros ou p ú 1 o s fixos,respectivamente.

multiplicador é acoplado em série com o circuito de fu_n ção de transferência, tendo uma resposta de frequência estabelecida por uma constante escalar. Um sinal de entrada é acoplado à entrada do multiplicador. 0 sinal de entrada é combinai do com um sinal de saída, vindo do circuito de função de trans ferência, de modo a produzir um sinal da tonalidade controlado.

De acordo com um aspecto do invento, quando se deseja que a largura de banda do espectro de baixas frequências, a ser a_m olificado ou cortado, se mantenha relativamente constante, o pólo/z sro fixo é estabelecido no limite superior do espectro de baixa frequência, por exemplo, 1000Hz. Neste caso, o factor de ganho G varia entre um valor 1, para uma resposta de frequência plana, até factores, G, menores que 1 para graus mais elevados de corte ou amplificação .

Em alternância, de acordo com um aspecto do invento, quan do é desejado que o espectro do sinal processado de baixa frequência se expanda com maiores graus de corte ou amplificação, o pólo/zero fixo á estabelecido a uma baixa frequência, por exemplo, 70 Hz. Neste caso, o factor de ganho, G, varia entre 1, para uma frequência de resposta plana até valores maiores que 1 para maiores graus de corte ou amplificação.

BREVE DESCRIÇÃO DOS DESENHOS

Pi FIGURA 1 é um diagrama de bloco de um dispositivo de controlo de tonalidade, geral, concretizando o presente invento.

A FIGURA 2 é um diagrama de bloco de um desenvolvimento de bits em série do dispositivo de controlo de tonalidade ilustrado na FIGURA 1.

A FIGURA 3 é um diagrama de temporização das formas de onda de relógio úteis na descrição dos circuitos da FIGURA 2.

As FIGURAS 4A e 4B são diagramas da frequência de respos_ ta do dispositivo da FIGURA 1.

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-5A FIGURA 5 é um diagrama parcialmente em bloco e parcial, mente esquemático de um multiplicador de bits em série o qual pode ser desenvolvido nos circuitos da FIGURA 2.

A FIGURA 6 é um diagrama de bloco de um desenvolvimento de bits em série adicional, de um dispositivo de controlo de tonalidade.

DESCRIÇÃO DETALHADA

A FIGURA 1 representa o circuito de controlo de tonalida. de do presente invento o qual é aplicável, com a escolha apropriada de elementos de circuito, ao processamento de sinais d^L gitais de bits em série ou em paralelo ou sinais analógicos de dados amostrados. No circuito da FIGURA 1, retardos de com pensação podem ser necessários entre certos elementos de circuito, dependendo da velocidade de processamento dos respectivos elementos do circuito e da velocidade de amostra dos sinais aplicados. Um perito na arte do projecto de circuitos reconhe cerá imediatamente onde tais retardos de compensação podem ser necessários e será capaz de os incluir nos seus circuitos particulares .

Q circuito de controlo de tonalidade da FIGURA 1 é disposto de modo a cortar ou amplificar a resposta de baixa frequência dos sinais aplicados. G sinal a ser processado é apli. cado ao terminal de entrada 10 e acoplado a um terminal, de e_n trada do adicionador 24, e a uma entrada do interruptor 12. 0 sinal processado vindo do terminal de saída 26 do adicionador 24 é acopladdo a um segundo terminal de entrada do interruptor 12 através do inversor de sinal 25. 0 interruptor 12 acopla o sinal de entrada do terminai 10 aos circuitos 13 se o corte de baixa frequência (baixos) ou atenuação é desejado e acopla a saída do adicionador 24 aos circuitos 13 se a amplificação das baixas frequências ou ênfase é desejada. A saida produzida p_e los circuitos 13 é acoplada a um segundo terminal de entrada do adicionador 24. Um sinal de controlo de ganho, G, é acoplja do através do condutor 2Θ aos circuitos 13, os quais determinam o grau de corte ou amplificação das baixas frequências. Ds

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z

-ocircuitos 13 realizam a função de transferência dada por .

T₁₃ = (G-l)«/(Z-l+K) (1) onde Z é a variável de transformação convencional-Z, K ê uma constante escalar seleccionada para determinar a largura de banda nominal do espectro de baixas frequências cortado ou amplificado, e G é a atenuação cortada ou amplificada/factor de ganho.

Os circuitos 13 incluem um elemento de ganho 14 o qual tem o seu terminal de entrada acoplada ao interruptor 12 e um terminal de entrada de controlo, para aplicação do sinal de controlo corte/amplificaçêo, G. 0 elemento de ganho 14 multiplica o sinal aplicada à sua entrada pela quantidade (G-l). 0 sinal de saída gerado pelo elemento de ganho 14 é acoplado ao terminal de entrada diminuendo de um subtractor de sinal, 16, cujo terminal de entrada subtraendo é acoplado à ligação de saída dos circuitos 13. 0 terminal de saída do subtractor 16 é acoplado ao terminal de entrada de um integrador formado pelo adicionador 18 e pelo elemento de retardo 20. 0 elemento de retardo 20 tem os terminais de entrada e de saída respectivamente acoplados à saída e segundo terminal de entrada do ad_i cionador 18, e os sinais de retardo amostram durante um período de amostragem.

A saída do integrador é acoplada ao circuito de escala 22 o qual escala amostras do integrador através de uma constan te K. 0 terminal de saída do circuito de escala 22 é a ligação de saída dos circuitos 13.

Quando o interruptor 12 acopla o terminal de entrada 10 aos circuitos 13, a função de transferência dos circuitos, entre o terminal de entrada 10 e o terminal de saída 26, pode ser representada por t_c = 2Γε₊(ζ-ι)/κ_7//ι₊(ζ-ι)/κ_7 (2)

Esta função tem um pólo fixo em Z=(l-K) o qual no domínio da frequência está aproximadamente a

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-7f = K/2ÍTT (3) onde T é um período de amostra e desde que 2 TV FT seja muito me nor que um (sendo f a frequência do sinal). Para sinais audio, esta última condição é satisfeita se a medida da amostra for cinco ou seis vezes a largura de banda audio.

A função de transferência da equação (2) tem um único ze ro o qual é variável e acontece para Z=1-GK ou f_o = CK/2m. (4)

A amplificação das baixas frequências é obtida pelo acoplamento da saída do adicionador 24 ao circuito 13. A função de transferência Tg para os circuitos entre α terminal de entrada 10 e o terminal de salda 26 é

T₀ = (5)

Esta função tem um zero fixo para Z - 1-K e um pólo ajustável para Z = 1-GK. A função de transferência Tg é simétrica com a função Tg em relação à resposta de frequência plana.

Para um factor de ganho, G, igual a um, o pólo e o zero são coincidentes e a função de transferência reduzida ao factor 1.

De acordo com um aspecto do invento, quando se deseja que a largura de banda, do espectro de baixa frequência a ser cortado ou amplificado, se mantenha relativamente constante, o factor K é seleccionado de modo a que o pélo/zero fixo seja es tabelecido no limite superior do espectro de baixa frequência, por exemplo, 1000Hz. Neste caso, o factor de ganho, G, varia entre um valor 1 para uma resposta de frequência plana e facto res, C, menores que 1 para maiores graus de corte ou amplifica, ção.

Em alternância, de acordo com um aspecto do invento, quan do se deseja que o espectro de sinal processado de baixa frequência se expanda com maiores graus de corte ou amplificação, o pélo/zero fixo é estabelecido a uma baixa frequência, por

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-3exemplo, 70 Hz. Neste caso, o interruptor 12 é condicionado a acoplar o terminal de entrada 10 aos circuitos 13 para amplif_i cação e a acoplar o sinal do adicionador 24 aos circuitos 13 para corte. Em aditamento, o factor de ganho, G, varia entre 1, para uma resposta de frequência plana, e valores maiores que 1 para maiores graus de corte ou amplificação. A função de transferência definida pelas equações (2) e (5) para este arranjo transforma-se na função de transferência para amplificação e corte, respectivamente. A forma geral das diferentes respostas de frequência alternadas é mostrada nas FIGURAS 4A e 4B.

A FIGURA 2 é um desenvolvimento de bits em série do dispositivo da FIGURA 1 e irá ser descrito com referência às formas de onda da FIGURA 3. A concretização da FIGURA 2 é dis. posta para processar duas amostras binárias complementares as quais têm os bits menos significativos, L5B's, de sucessivas amostras que ocorrem primeiro em tempo e bits de sinal ocorrendo no fim. As amostras presume-se serem de largura R-bits.

dispositivo inclui registadores de deslocamento de extensão de sinal, 62 e 74, os quais incluem um andar de saída correspondente a um sinal de controlo designado por XND, para duplicar a saída bit pelo registador que ocorre imediatamente antes da transição do sinal XND. 0 sinal XND, ilustrado na FIGURA 3, é sincronizado para apanhar e duplicar o sinal ou o bit de ordem R de cada amostra, da sua ocorrência até ao fim do período de amostra. A função expandida do sinal pode ser implementada com um trinco transparente, tal como o SN74LS373 ligado em série com a saída de um registador de deslocamento convencional de bits em série.

As amostras de sinal ocorrem sincronamente a uma frequê_n cia definida pelo relógio de amostra designado por F . Bits s sucessivos, de cada amostra, ocorrem a uma frequência definida pelo relógio de dispositivo designado por φ .

Os adicionadores e subtractores do dispositivo da FIGURA 2, presume-se que impõem um retardo de processamento de período de um bit aos sinais combinados processados nos elementos res66 760

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-9pectivos.

multiplicador de bits em série 54, um exemplo do qual será descrito com referência à FIGURA 5, é suposto ter um reta_r do de processamento de 0 períodos de bit. Os peritos na arte de processamento de sinais digitais de bits em série, dirão que para cada retardo de período de bit ou avanço tolera-se uma amostra de bit em série, e é respectivamente multiplicada ou dividida por um factor de dois relativo a uma amostra não retardada ou não avançada. Assim, se o multiplicador 54 impSe um retardo de processamento de Q períodos de bit, o factor de escala aplicado às amostras que passam no multiplicador é de facto Gx2^.

essencial para que as amostras de bits em série sejam multiplicadas ou divididas por factores de 2, através do retardo ou avanço das amostras, é utilizado na representação da FIGURA 2 para desempenhar o escalonamento pelo factor constante K, o qual no exemplo ilustrado é igual a 2 _a

As amostras de entrada de bits em série são aplicadas ao terminal 50 com os bits amostra ocorrendo coincidentes com os impulsos do relógio R (o formato do relógio R é ilustra, do na FIGURA 3). A amostra de entrada é aplicada a um terminal de entrada do adicionador 63. Coincidente com os LSB e subsequentes bits da amostra de entrada aplicados ao terminal 50, os LSG e subsequentes bits de uma amostra são fornecidos na ligação de saída, 71, dos circuitos 13'. As amostras de saída dos circuitos 13' são reguladas à saída do registador de deslocamento 62 pelo relógio (R+19). As amostras de saída do registador de deslocamento 62 são acopladas directamente a um segundo terminal de entrada do adicionador 68. As amostras fornecidas pelo registador de deslocamento 62 representam amos, tras processadas pelos circuitos 13' as quais foram escaladas pelo factor K igual a 2 . As amostras de tonalidade controla, da do adicionador 68, multiplicadas por 2 em virtude do retardo de processamento do adicionador 68, são acopladas ao terminal de entrada do registador de deslocamento de bit (R+18), 74, e registadas no registador por um sinal de relógic ( R +19 )

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-10que possui blocos bs impulsos de relógio (R+19). Este sinal de relógio, que tem um impulso mais que o número de bits do registador 74, divide as amostras de saída dc adicionador 68, por 2 para justificar ou tornar a normalizar as amostras de saída.

registador de retardo de período dois bits, 52, é acoplado entre o terminal de entrada 50 e o interruptor 80 (o qual corresponde ao interruptor 12 da FIGURA l). 0 elemento de retardo 52 está incluído no circuito de entrada para o interruptor 80, de modo a compensar o retardo de processamento do adicionador 68 e os dois invsrsores complementares 69 no circuito de realimentação para o interruptor 80. Assim, estejam as amostras de entrada ou de saída do dispositivo acopladas aos circuitos 13', elas s2o multiplicadas por um factor de quatro. As amostras de entrada dos circuitos 13' são aplicadas ao terminal série de entrada do multiplicador 54 o qual tem um retardo de processamento de 0 períodos de bit. As amostras g de saída do multiplicador 54, multiplicadas por Gx2 são acopladas a um terminal de entrada diminuendo do subtractor 58.

As amostras de entrada dos circuitos 13' são também aplicadas a um registador de retardo de bits 0, 56, cuja saída é acopla, da ao terminal de entrada subtraendo do substractor 58. 0 registador de retardo 56, compensa o retardo de processamento de Q-bits do multiplicador 54 e fornece um ganho de 2^ às amostras de entrada. As amostras de saída do subtractor 58 são g , , iguais a 2 x2 x(G-l) vezes o valor das amostras aplicadas ao terminal de entrada 50. 0 terminal de saída do subtractor 58, o qual corresponde à saída do elemento de ganho 14 da FIGURA 1, é acoplado a um primeiro terminal de entrada do adicionador 60. 0 terminal de saída do adicionador 60 é acoplado ao termi. nal de entrada do registador de deslocamento 62.

registador de deslocamento 62, na FIGURA 2, corresponde ao elemento de retardo 20, da FIGURA 1. As amostras aplica, das ao elemento de retardo 20, incluem a soma de (l-K) vezes a saída do elemento de retardo 20, mais a saída do multiplicador 14. 0 factor K é igual a 2^-b na concretização da FIGURA 2.

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-11i\la FIGURA 2 a entrada para o registador de deslocamento (elemento de retardo) é fornecida pelo adicionador 60. Uma entrada para o adicionador 60 é a salda do subtractor 58 a qual fornece as amostras de entrada multiplicadas por (G-l) 2³⁺\ A outra entrada para o adicionador 60 é o sinal de realimentação do registador de deslocamento 62. Contudo, assim como as amostras do subtractor 58 são modificadas por um 0+ 3 excesso do factor de ganho 2 , também o sinal de realimentação do registador de deslocamento 62 o tem de ser.

As amostras de saída, 5^, do registador de deslocamento

62, são acopladas directamente à entrada subtraenda do subtrac tor 70, e são acopladas à entrada diminuenda do subtractor 70 através de um registador de deslocamento de bit em L, 72. A saída, 0 , do subtractor 70 é s °s = ²<²⁴Β-⁵0> <⁶⁾ = 2(2^L-1)S_D (7)

As amostras do registador 62 são amostras Sj, de entrada para o registador 62 vindas do adicionador 60, escaladas por um factor 2 . Então as amostras 5^ = 2 e as amostras

0_s podem ser descritas pela equação:

0_s = 2 (l-2~^L) Sj (8) ou 0_s = 2 (1-K) S (9)

As amostras de saída produzidas pelo subtractor 70 são acopladas ao segundo terminal de entrada do adicionador 60 através de um registador de deslocamento de compensação 64. 0 registp dor de deslocamento 64 á inserido para equilibrar o factor de ganho das amostras fornecidas, pelo subtractor 70, com o exces so de factor de ganho 2³⁺^ das amostras fornecidas pelo subtractor 53. Assim, 0 registador de deslocamento 64 é harmonizado de modo a fornecer um retardo de (3+2) períodos de bit.

As amostras acopladas ao registador de deslocamento 62 vindas do adicionador 60 possuem um excesso de ganho de 2x2 ⁺ ou ⁺ onde o factor adicional do 2 aparece vindo do 'Τ*''

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4/ rf**·*

-12retardo de processamento do adicionador 60.

+ 4 factor de ganho 2 manifesta-se como um retardo de 0+4 bit das amostras fornecidas pelo adicionador 60. Assim os LSB de cada amostra do adicionador 60 não ocorrem até que apareça o impulso de relógio de ordem (0+4). Um impulso de re lógio R adicional deve ocorrer antes que a amostra de bit R esteja fora do adicionador 60. Se o sinal de relógio (R+19) é usado para registar a amostra do adicionador 60 para o regista, dor de deslocamento 62, então o LSB da amostra existe na fase final do registador de deslocamento, no impulso de relógio de ordem R+19 e então o registador de deslocamento 62 deve conter R+(l9-/“Q + 4_7) ou R+15-Q andares. Contudo, de modo a escalar as amostras, aplicadas ao registador 62, através do factor 2~ , o registador de deslocamento é construído com L menos andares ou R+15-G-L andares. Isto tem o efeito de deslocar os bits das amostras, aplicadas ao registador de deslocamento, para L menos significativas posições de bit.

circuito da FIGURA 2 executa a mesma função, em sinais de dados amostrados de bits em série, que o circuito da FIGLJ RA 1 executa em, por exemplo, sinais de dados amostrados de bits digitais em paralelo com a limitação que, como mostrado, os circuitos da FIGURA 2 apenas são capazes de escalar as amo.s tras saídas do registador de deslocamento 62 com os factores K os quais são potências inteiras de 2. Contudo, os elementos 64, 70 e 72 podem ser substituídos por circuitos multiplicadores mais gerais se se desejarem factores K de resolução mais precisa.

A FIGURA 5 ilustra um elemento de ganho de bits em série o qual pode ser usado para os circuitos do multiplicador 54 da FIGURA 2. 0 elemento de ganho da FIGURA 5 tem um alcance de 22,6 dB e altera em incrementos de 1,5 dB. 0 factor de ganho máximo é 2 . Assim, se 0 for igual a 9, o ganho efectivo do elemento de ganho da FIGURA 5, usado no dispositivo da FIGURA 2 terá um alcance de 1 (□ dB) até 38x2 , com passos de

1,5 dB.

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-130 elemento de ganho inclui um muitip1 içador/divisor da ganho grosseiro 100 e um mui tipi içador/divis or de ganho fino 150. 0 mui tipiicador/divisor grosseiro é controlado pelos dois sinais lógicos C3 e C2 e possui uma resolução de ganho ds 6 dB por passo. 0 muitiplicador/divisor fino 150 é controlado pelos dois sinais lógicos Cl e C0 e multiplica a saida do multiplicado r/divis or grosseiro por um dos quatro ualores 33, 46, 54 e 64. As diferenças entre os sucessivos valores de uma sequência ascendente dos mesmo é aproximadamente de 1,5 dS, dif_e rença essa que determina a resolução de ganho do multiplicador/ /divisor fino.

muitipliçador/divisor grosseiro 100, inclui a ligação em cascata do registador de retardo 102, do mui tipi exador 104 , do registador de retardo 106 e do mui tipi exado r 108. Ds regis_ tadores de retardo 102 e 106 retardam as amostras, aplicadas a eles, de dois ou um retardo de bit respectivamente. Os muitiplexadores estão dispostos de modo a que para sinais de controlo C3 e C2 encadeados e tendo valores lógicos C3C2 iguais a 00, 01, 10 e 11, os muitiplicadores/divisores grosseiros retardam as amostras de entrada de 3 bits, 2 bits, 1 bit ou nenhum bit, respectivamente. Assim, para valores de controlo C3C2 iguais a 00, 01, 10 e 11 o mui tipiicador/divisor grosseiro fornece ganhos de 2^, 2^, 2 e 2 respectivamente.

mui tipiicador/divisor fino 150 inclui uma ligação em cascata do registador de retardo 200, um primeiro subtractor 202, um segundo subtractor 204, um registador de retardo 206 e um terceiro subtractor 208. Os terminais de entrada subtraendos do primeiro, segundo e terceiro subtractores são acoplados ao terminal de entrada, 199, do muitiplicador/divis or fino 3través dos circuitos de acesso 210, 211 e 214, respectivamente. 0 circuito de acesso 210 á activado sempre que o sinal de controlo Ci é lógico; o circuito de acesso 211 é activado sem pre que o sinal de controlo C0 é lógico; e o circuito de aces so 214 é activado sempre que um dos sinais de controlo C0 ou Ci é lógico.

0s elementos de retardo 200 e 206 fornecem retardos de

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-14períodos de dois e um bit, respectivamente. Cada um dos três subtractores terá um retardo de processamento de um período de bit. Se os circuitos de acesso 210, 211 e 214 estão todos desligados (o sinal de controlo encadeado C1C0 igual a 00) o mui tipiicador/divisor fino 150 apenas retarda amostras de períodos de 6 bits e fornece um ganho de 2^. Então se todos os sinais de controlo 03, 02, Cl e 00 são zeros lógicos, o ganho da combinação dos multiplicadores/divisores grosseiro e fi no e 2 x2 ou 2 .

Consideremos o sinal de controlo Cl como um lógico alto e o sinal de controlo C0 com um lógico baixo. Nestas condições os circuitos de acesso 210 e 214 são activados e o circuito de acesso 211 é desactivado. 0 circuito de acesso 210 acopla a amostra de entrada do terminal 199 à entrada subtraen da do subtractor 202. A entrada diminuenda do subtractor 202 é acoplada ao terminal de entrada 199 através do registador de retardo 200 e é igual à amostra de entrada, no terminal 199, multiplicada por 2 em virtude do registador de retardo de dois bits 200. A saída do subtractor 202, nesta condição, é 2

2x(2 -1) vezes a amostra de entrada. A entrada diminuenda para o subtractor 208 é igual à salda do subtractor 202 multipl_i cada por quatro em virtude dos retardos de um bit dados pelos elementos 204 e 206. A entrada subtraenda do subtractor 208 é a amostra de entrada. A saída produzida pelo subtractor 208 para o sinal de controlo Cl=lógico alto ê a amostra de en2 trada multiplicada por 2x/~8x(2 ou 46.

Por outro lado, se o circuito de acesso 211 é também act_i vado (sinais de controlo Cl e 00 ambos iguais a sinais lógicos) então o subtractor 204 deve subtrair a amostra de entrada, no terminal 199, da saída do subtractor 202. A saída do subtractor 204 é 2/~2(2^_ -1)-1^7 vezes a amostra de entrada. A amostra de entrada é subtraída de duas vezes este valor, pelo subtractor 208 o qual produz um valor de salda de

2{4/72(2“²-l)-lV-^ ou 38 vezes a amostra de entrada,

Finalmente para os circuitos de acesso 214 e 211 activa66 760

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-15dos e circuito de acesso 210 desactivado (sinais de controlo CO e Cl iguais a um e zero lógicos respectivamente), a amostra de entrada é subtraída de 2 vezes a amostra de entrada no subtrac tor 204. A saída do subtractor 204 é 2(2³-l) vezes a amostra de entrada. Este valor é multiplicado por 2, em virtude do r_e tardo do registador 206, e aplicado ao subtractor 208. 0 subtractor 20Θ subtrai o valor da amostra de entrada do valor pro duzido pelo subtractor 204 de modo a produzir o valor

2/7 2x2(2³-l)-l_7 ou 54 vezes a amostra de entrada.

Se os sinais de controlo 01 e 00 estão encadeadas para formar o sinal de controlo C1C0, então para os valores C1C0 iguais a 00, 01, 10 e 11 o ganho fornecido pelo multiplicador/ /divisor fino 150 ê 64, 54, 46 e 38, respectivamente. Consid_e re-se em seguida os sinais de controlo 03, 02, Cl e 00 encadea dos para formar o sinal de controlo C3C2C1C0 e considere-se e_s te sinal variando num formato binário ascendente, isto ê, de 0000 ató 1111 em passos unitários binários.

ganho total para incrementos unitários, do sinal de controlo combinado, de 0000 atê 1111 forma a sequência

2³x(64, 54, 46, 38), 2²x(64, 54, 46, 38), 2¹x(64, 54, 46, 38), x(64, 54, 46, 38). 0 ganho máximo é 2³x64 ou 2^ e o mínimo é 33. Se estes factores são representados na forma 2 xG, onde

Q é igual a 9, a sequência, G, para o multiplicador torna-se

2“^óx(64, 54, 46, 38), 2~^?x(64, 54, 46, 38), 2^_8x(64, 54, 46, 38), x(64, 54, 46, 38) a qual corresponde para um máximo valor de

G, de um (ou zero dB) e a qual diminui de aproximadamente em _ g passos de 1,5 dB até um valor mínimo de G de 2 x38 ou -22,59 dB.

sinal de controlo C3C2C1C0 pode ser gerado por um controlador de microprocessador se se desejar que os valores de ganho sejam fornecidos em sequência aleatória. Por outro lado, se é desejado que os valores de ganho aumentem ou diminuam por incrementos, o sinal· de controlo C3C2C1C0 pode ser fornecido pela saída paralela de um contador cima-baixo de binários acti_ vados selectivamente.

A FIGURA 6 representa um dispositivo de controlo de tona

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-161 ida de que usa o elemento de ganho da FIGURA 5 no qual alguns elementos do integrador são incorporados integralmente com o elemento de ganho. Além disso a concretização da FIGURA 6 inclui um andar de retardo adicional para acomodar o processamento do sinal audio multiplexado por divisão de tempo. 0 sinal audio multiplexado por divisão de tempo é formatado por exemplo, como amostras alternativas de sinal do canal direito R e sinal do canal esquerdo L.

A largura bit da amostra, é novamente, presumida como largura de R bits. Contudo, neste caso, o intervalo de amos, tra aceita-se como tendo 35 impulsos do relógio de dispositivo $ .

s

Na FIGURA 6, o elemento de combinação 269 , o qual corres, ponde ao elemento de combinação 68 da FIGURA 2, é mais um subtractor que um adicionador. A razão desta mudança é o facto de na concretização da FIGURA 6 é mais conveniente colocar os dois circuitos complementares 269 entre o sinal de entrada, e o elemento de ganho, do que entre a saída de elemento de combj. nação 68 e o interruptor 80, como na FIGURA 1. Além disso, o registador de deslocamento 252, o qual corresponde ao registador de deslocamento 52 da FIGURA 1, reduz-se a um retardo de um bit.

Os dois sinais de bits em série, L e R, cada um dos quais ocorre a uma frequência de amostra de F^/2 são acoplados aos respectivos terminais de entrada de um multiplexador de 2 para 1, 229. Estes dois sinais são multiplexados por divisão de tempo (alternadamente) e acoplados à entrada de controlo de tonalidade 230, debaixo do controla do relógio de amostra F_satravés do divisor de frequência, que divide por dois, 228. Os sinais multiplexados são completados nos dois circuitos comple. mentares 269, retardados num período de um bit no registador 252 e acoplados ao elemento de ganho 250 através do interruptor 280. Se o sinal multiplexado for designado por MS, as amostras aplicadas ao elemento de ganho 250 são iguais a -2 MS devido à inversão e retardo impostos pelos elementos 269 e 252. As amos, tras -2 MS são escaladas no elemento de ganho 250 e fornecem

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-17uma primeira contribuição para a disponibilidade do sinal na ligação de saída, 300, do elemento de ganho, igual a -2 M5 (2 xC). Note-se que o elemento de ganho 250 é semelhante aos circuitos descritos da FIGURA 5. A diferença entre os elementos de ganho das FIGURAS 6 e 5 é que um adicionador 260 e um elemento de retardo de período de um bit, 262, (na FIGURA 6) foram substituídos pelo elemento de retardo 200 da FIGURA 5, o qual fornece um retardo de períodos de dois bits. Para amos, tras passando em série através do elemento de ganho 250, da en trada para a saída, a função do adicionador 260 e do elemento de retardo 262 é de elemento de retardo de períodos de dois bits. Assim para amostras passando em série através do elemento de ganho 250, ele actua exactamente como o elemento de ganho da FIGURA 5 e escala as amostras com 2 xG.

sinal -2M5 é também acoplado, através do interruptor

2Θ0 e ligação 301, à entrada subtraenda do subtractor 302. 0 subtractor 302 , com efeito, complementa o sinal -2NiS e retarda

-o de um período de um bit de modo a produzir um componente 2 de sinal, na sua saída, igual a 2 Mj. este componente é acopl.a do ao elemento de retardo de período de dois bits, 303, cuja salda é acoolada ao adicionador 260. Entre o elemento de retardo 303 e a ligação de saída 300 do elemento de ganho, este componente do sinal fica sujeite a um retardo adicional de período de seis bits. 0 sinal -2MS é invertido e escalado por de modo a produzir um segundo contributo para a disponibilX 9 dade do sinal na ligação 300 de +2MSx2 . A soma da primeira com a segunda contribuição é -M5x2 (G-l).

Existe uma terceira contribuição para o sinal disponível na ligação 300 a qual é fornecida através da entrada diminuenda do subtractor 302 e é originada como segue. 0 registador de deslocamento 306 é um registador de extensão de sinal no ari dar R, regulado por um sinal relógio com (R+15) impulsos. 0 sinal de saída (designado por A) disponível na ligação 308 é retardado em relação ao sinal de entrada (designado por B) para o registador 306 de um período de amostra e escalado por 2 15 _ou o segundo sinal de saída disponível na liga-

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-18ção 307 é tirado do registador 306 imediatamente à frente do trinco de sinal estendido. Este segundo sinal de saída tem o mesmo valor que o sinal A mas não é truncado pela sobre-regula. ção do registador 306. 0 sinal na ligação 307 é retardado de períodos de 5 bits (multiplicado por 2 ) no elemento de retajr do 305 e acoplado ao subtractor 304 e o sinal disponível na l_i gação 308 é aplicado directamente ao subtractor 304, cuja saída ê igual a 2A(2 -l). Entre a saída do subtractor 304 e a lj. gação de saída 300 este sinal sofre um retardo de períodos de 9 bits (multiplicado por 2 ) e forma uma contribuição para o sinal, na ligação 300, igual a 2^°A(2^-l). 0 sinal total na ligação 300 é 2^A(2^-1)-2^^MS(G-l). Este sinal é acoplado à entrada do registador 306 através de um registador 309 que tem andares e o qual é regulado pelo relógio de dispositivo ¹ °

Se ignorarmos-o registador 309, então o sinal B=2 AZ na sntra da para o registador 306 é igual a 2^^(2^-1)-2^ MS (G-l). Resolvendo para a função de transferência A/MS dos circuitos de.s critos, pode ser mostrado como igual a

A/MS =-2^-3(G-l)/(Z-l+2 ’) (10) cuja função está na forma da equação (l) mas com polaridade □posta. A diferença de polaridade é explicada pelo circuito combinador subtractivo 268. 0 sinal de entrada MS e o sinal A são acoplados ao circuita combinador 268 o qual fornece o sinal 2(MS-A). A função de transferência 2(MS-A)/MS ê dada por

2(MS-A)/MS = 2(G₊(Z-l)/2⁵)/(l+(Z-l)/2^_5) (ll) a qual é um exemplo específico da função de transferência defi. nida pela equação (2). 0 sinal 2(MS-A) é retardado por períodos de 10 bits (multiplicado por 2^) no registador 312 e eni tão registado no andar R do registador de sinal estendido 314 com um relógio que tem (R+ll) impulsos por período de amostra. A saída do registador 314, a qual é a saída de controlo de tonalidade, é (MS-Α) qu MS(G-(2-l)/2 )/(l+(2-1)/2 ) atrasado de um período de amostra.

Chegando aos resultados precedentes o efeito do regista66 760

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-19dor 309 foi ignorado e isto pode-se justificar como segue. 0 sinal de entrada é um sinal multiplexado por divisão de tempo, possuindo a sequência de amostras L_n_^, R_n_^, L_p, R_n> *-_n-l’

R . , etc.. Presumindo que todos os elementos dos circuitos, da FIGURA 6, foram reajustados para zero. Durante o primeiro período de amostra, a amostra é acoplada aa elemento de ganho 250. No fim do primeiro período de amostra uma versão es calada da amostra está no registador 309 e o registador

306 está carregado com um valor zero. Durante o segundo perio. do de amostra, a amostra R_p ê acoplada ao elemento de ganho 250 e a amostra escalada no registador 309 é regulada para o registador 306. No fim do segundo período de amostra, a amostra escalada L . está no reqistador 306 e a amostra escalada R_n_j está no registador 309. Durante o terceiro período amostra a amostra é aplicada ao elemento de ganho 250 e uma versão processada da amostra do registador 306 é combinada com a amostra L no elemento combinador 268 e no adicionan dor 260. Do mesmo modo a amostra escalada R_n_^ no registador 309 é registada no registador 306 e uma amostra processada

L ) do elemento de ganho 250 ê carregada no registador 309. Durante o período amostra seguinte, a amostra R^ ê acoplada ao elemento de ganho 250 e uma versão processada da amostra R ,, do reqistador 306, ê combinada com a amostra R n-1 n no elemento combinador 268 e no adicionador 260. Do mesmo modo a amostra processada (L L^) do registador 309 é regulada para o registador 306 e uma amostra processada (R , R ) do elemento de ganho 250 é carregada no registador 309 e assim por diante. A interposição do registador 309 serve para manter os componentes do sinal multiplexado separados mas não afecta a função de transferência do dispositivo, em função dos componentes do sinal separado. Alternativamente, para um sinal de um só componente a função de transferência (MS-A)/MS mudaria para (MS-A)/MS - (G+(Z^-l)/2 ^)/(1+(Z^-l)/2^-^).

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Claims

REIUINDICAÇÕES

1 - Dispositivo de controlo de tonalidade compreendendo:

um terminal de entrada (10) do dispositivo e um terminal de saída (20) do dispositivo;

um circuito combinador de sinal (24) tendo uma primeira entrada e um terminal de saída acoplados, respectivamente, aos ditos terminais de entrada e de saída do dispositivo, e tendo um segundo terminal de entrada;

circuitos (14, 16, 18, 20, 22) tendo um terminal de salda acoplado ao segundo terminal de entrada do dito circuito combinador de sinal, tendo um terminal de entrada de controlo e um terminal de entrada de sinal e incluindo a combinação em cascata de um elemento de ganho variável (14) e um integrador (18, 20) e no qual o dito terminal de entrada de controlo é acoplado ao dito elemento de ganho variável (14) ; e caracterj. zado por incluir:

- meios (12) para acoplar selectivamente o dito terminal de entrada do dispositivo ou 0 dito terminai da saída do dispositivo ao terminal de entrada de sinal dos ditos circuitos, a função de transferência da dita entrada do dispositivo para o dito terminal de saída do dispositivo, possuindo um p_á lo fixo e um zero variável controlados por um sinal de controlo (G) aplicado ao dito elemento de ganho variável (14), quando o terminal de entrada (10) do dispositivo á acoplado aos tos circuitos, e a função de transferência da dita entrada do dispositivo para o dito terminal de salda do dispositivo, possuindo um zero fixo e um pólo variável controlados pelo dito sinal de controlo aplicado ao dito elemento de ganho variável quando 0 terminal de saída (26) do dispositivo está acoplado aos ditos circuitos.
2 - Dispositivo de controlo de tonalidade de acorda com a reivindicação 1, caracterizado pelos ditos circuitos (14, 16, 18, 20, 22) incluírem circuitos subtractores (16) e circuitos

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,.#*'*·»'

-21de escalonamento (22); tendo o dito circuito subtractor (16), o dito integrador (l8, 20) e o dito circuito de escalonamento (22), uma função de transferência T dada por T - K//^-Z-l+K_7, onde K é uma constante de escala e Z é a variável de transformação convencional Z.
3 - Dispositivo de controlo de tonalidade de acordo com a reivindicação 2, caracterizado por os ditos circuitos (16, 13, 20, 22), tendo a função de transferência T, compreenderem:

- um elemento de retardo (20) para proporcionar sinais retardados possuindo um terminal de entrada e um de saída;

- meios (16) para combinar sinais aplicados aos ditos circuitos e ditos sinais retardados com o negativo de K vezes os ditos sinais retardados e aplicando 0 sinal combinado ao terminal de entrada do dito elemento de retardo; e

- os ditos circuitos de escalonamento (22) sendo acoplados ao terminal de saída do dito elemento de retardo para escalar 0 sinal com a constante K.
4 - Dispositivo de controlo de tonalidade de acordo com a reivindicação 1, caracterizado por o dito circuito combinador de sinal ser um adicionador de sinal.
5 - Dispositivo de acordo com a reivindicação 1, caracte rizado por 0 dito elemento de ganho variável (14) incluir circuitos multiplicadores (54, 56, 58) compreendendo:

- um subtractor de sinal adicional (202, 204, 208) ts_n do terminais de entrada diminuendo e subtraendo, e tendo um terminal de entrada correspondente ao terminal de saída dos dj^ tos circuitos multiplicadores;

- um multiplicador (l00) tendo terminais de entrada, saída e de controlo;

- meios (l99) para acoplar os terminais de entrada e de saida do dito multiplicador ao terminal de entrada de sinal dos circuitos multiplicadores e ao terminal de entrada diminuendo do dito subtractor de sinal adicional, respectivamente; e

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-22- meios (210, 211, 214) para acoplar o terminal ds entrada subtraendo do dito subtractor de sinal adicional ao terminal de entrada de sinal dos ditos circuitos multiplicadores.
6 - Dispositivo de controlo de tonalidade de acordo com a reivindicação 1, caracterizado por incluir:

- meios de registo de deslocamento (306, 309) para retardar amostras de um múltiplo, incluindo um, de períodos de amostra, tendo um terminal de entrada acoplado ao terminal de saída dos ditos circuitos (14, 16, 18, 20, 22) e um terminal de saída acoplado ao segundo terminal de entrada dos ditos meios cambinadores; e

- meios (302, 303, 304, 305) acoplados entre os terminais de entrada e de saída dos ditos meios de registo de deslo. camento (306, 309) para escalar o sinal de saída dos ditos me_i as de registo de deslocamento (306, 309) através de um factor W (K-l) e acoplar o sinal de saída escalado dos ditos meios de registo de deslocamento ao terminal de entrada dos ditos meios de registo de deslocamento, onde W e K são constantes diferentes de zero.
7 - Dispositivo de controlo de tonalidade de acordo com a reivindicação 6, caracterizado por os ditos meios de acoplamento do terminal de entrada dos ditos circuitos ao dito termi. nal de entrada do dispositivo compreenderem meios para selecti. vamente acoplar o dito terminal de entrada do dispositivo ou o terminal de saída dos ditos meios combinadores ao terminal de entrada do dito elemento de ganho de bits em série.
8 - Dispositivo de controlo de tonalidade de acordo com a reivindicação 6, caracterizado por os ditos circuitos inclui, rem uma ligação em cascata de elementos de retardo e elementos combinadores os quais fornecem retardos de sinal de números l_n teiros de períodos de bit e meios acoplados ao terminal de eri trada do dito elemento de ganho de bits em série para selectivamente acoplar amostras de sinal aos terminais dos ditos meios combinadores.

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-239 - Dispositivo de controlo de tonalidade de acordo com a reivindicação 1, caracterizado por os ditos circuitos (14, 16, 18, 20, 22) incluírem meios de processamento (250, 302, 303, 304, 305, 306, 309) que apresentam uma função de transferência T entre os seus terminais de entrada e de saída de

T = W(G-l)K/(Z-l+K) onde W e K são constantes, G é uma variável correspondente ao sinal de controlo aplicado ao dito terminal de controlo e Z é a variável de transformação convencional-Z.
10 - Dispositivo de controlo de tonalidade de acordo com a reivindicação 9, caracterizado por incluir meios para acoplar o terminal de entrada dos ditos meios de processamento ao dito terminal de entrada do dispositivo incluindo meios (280) para, em alternância, acoplar o terminal de saída dos ditos meios combinadores ao terminal de entrada dos ditos meios de processamento .

Lisboa, 22. Gói- Í>ó7

Por GENERAL ELECTRIC COMPANY

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