PL87288B1 - - Google Patents

Description

Przedmiotem wynalazku jest uklad wzbudzenia pradowego uzwojen zabraniajacych w koincydencyjnych pamieciach na rdzeniach ferrytowych.

Znany jest uklad wzbudzenia pradowego uzwojen zabraniajacych w koincydencyjnych pamieciach na rdzeniach ferrytowych zbudowany z trzech tranzystorów typu n-p-n, rezystorów, kondensatorów i obwodów o charakterze indukcyjnym. Wymienione elementy tworza uklad przez polaczenie w sposób nastepujacy. Baza pierwszego tranzystora jest polaczona z wyjsciem sterujacego ukladu logicznego. Emiter tego tranzystora jest polaczony, poprzez pierwszy rezystor, z punktem o potencjale odniesienia i, poprzez drugi rezystor i pólprze¬ wodnikowa diode, jest on polaczony z uzwojeniem zakazu, przy czym anoda pólprzewodnikowej diody jest polaczona z drugim rezystorem, natomiast katoda jest polaczona z uzwojeniem zakazu.' Kolektor pierwszego tranzystora jest polaczony poprzez trzeci rezystor, z pierwszym uzwojeniem transformatora. Poczatek tego uzwojenia jest dolaczony do dodatniego bieguna zródla zasilania. Kolektor drugiego tranzystora i kolektor trzeciego tranzystora sa polaczone z dodatnim biegunem zródla zasilania i pierwsza okladzina pierwszego kondensatora. Druga okladzina pierwszego kondensatora jest polaczona z punktem o potencjale odniesienia.

Emiter drugiego tranzystora jest polaczony z koncem drugiego uzwojenia transformatora, z pierwsza koncówka czwartego rezystora, z pierwsza koncówka piatego rezystora i pierwsza okladzina drugiego kondensatora. Druga okladzina drugiego kondensatora jest polaczona z katoda diody pólprzewodnikowej, zas druga koncówka piatego rezystora jest polaczona z pierwsza koncówka szóstego rezystora, z pierwsza koncówka siódmego rezystora i druga koncówka ósmego rezystora. Druga koncówka szóstego rezystora i druga koncówka siódmego rezystora sa polaczone z katoda diody pólprzewodnikowej. Baza drugiego tranzystora jest polaczona z druga koncówka czwartego rezystora i, poprzez dziewiaty rezystor, jest ona polaczona z poczatkiem drugiego uzwojenia transformatora. Emiter trzeciego tranzystora jest polaczony z pierwsza koncówka ósmego rezystora, z pierwsza okladzina trzeciego kondensatora, z pierwsza koncówka dziesiatego rezystora i z koncem trzeciego uzwojenia transformatora. Baza trzeciego tranzystora jest polaczona z druga koncówka dziesiatego rezystora i, poprzez jedenasty rezystor, jest ona polaczona z poczatkiem trzeciego uzwojenia transformatora. Druga okladzina trzeciego kondensatora jest polaczona z katoda diody pólprzewodnikowej.2 87 288 Pierwszy tranzystor powoduje kluczowanie pradu w uzwojeniach zgodnie z impulsami sterujacymi przylozonymi na jego baze ze sterujacego ukladu logicznego. Tranzystor ten pracuje w warunkach tak zwanego „plywajacego emitera" co jest wynikiem indukcyjnego charakteru uzwojenia zakazu wraz z rdzeniami ferryto¬ wymi. Drugi i trzeci tranzystor lacznie z równolegle wlaczonym rezystorem umozliwiaja wymuszenie impulsu pradowego w uzwojeniu zakazu. W chwili narastania impulsu napiecie na emiterze pierwszego tranzystora jest równe w przyblizeniu napieciu zasilania, a w czasie ustalonym impulsu napiecie emitera jest równe spadkowi napiecia na rezystancji uzwojenia zakazu.

Znany uklad wzbudzenia pradowego uzwojen zabraniajacych ma te wade, ze przy sredniej wartosci napiecia zasilania, czas narastania czola impulsu i czas opadania jego tylnego zbocza sa dosc dlugie, co przy bardzo szybkich pamieciach ferrytowych jest szkodliwe. W ukladzie tym skrócenie czasu narastania i czasu opadania zboczy impulsu osiaga sie poprzez podwyzszenie wartosci napiecia zasilania i zwiekszenie opornosci szeregowo z uzwojeniem zabraniajacym wlaczonego rezystora. Powoduje to duze straty mocy w tranzystorach i rezystorach. Wydzielone cieplo podgrzewa inne elementy ukladu pamieci ferrytowych, które musza miec dodatkowe chlodzenie.

Celem wynalazku jest wyeliminowanie wad znanego ukladu wzbudzania pradowego uzwojen zabraniaja¬ cych. Cel ten osiagnieto przez skonstruowanie nowego ukladu wzbudzania pradowego uzwojen zabraniajacych, w którym tranzystor kluczujacy, pracujacy w warunkach „plywajacego emitera", jest zasilany ze zródla napiecia zasilania przez równolegle polaczenie pierwszego rezystora oraz emiterowego ogranicznika pradowego w pola¬ czeniu z rezystorami drugim, trzecim i czwartym, i jest sterowany przez trzeci tranzystor'za posrednictwem rezystancyjnego dzielnika, zlozonego z szeregowo polaczonych rezystorów, piatego i szóstego, przy czym emiter tranzystora kluczujacego jest polaczony z kolektorem drugiego tranzystora, z pierwszym rezystorem i z piatym rezystorem, kolektor tranzystora kluczujacego jest polaczony z uzwojeniem zabraniajacym wraz z rdzeniami ferrytowymi, natomiast baza tranzystora kluczujacego jest polaczona z szóstym rezystorem i drugim koncem piatego rezystora.

Uklad wzbudzenia pradowego wedlug wynalazku ma te zalete, ze impuls w uzwojeniu zabraniajacym ma krótkie czasy narastania i opadania. Uklad ma mniejsza strate mocy ogólnej, oraz mniejsza moc strat w czasie trwania impulsu pradowego w uzwojeniu zabraniajacym. < Przedmiot wynalazku jest przedstawiony w przykladzie wykonania na rysunku, na którym fig. 1 przedstawia ideowy uklad wzbudzania pradowego uzwojen zabraniajacych w koincydencyjnych pamieciach na rdzeniach ferrytowych, fig. 2 — ksztalt impulsu w uzwojeniu zabraniajacym i zaleznosci czasowe w odniesieniu do impulsu sterujacego.

Uklad wzbudzania pradowego uzwojen zabraniajacych w koincydencyjnych pamieciach na rdzeniach ferrytowych sklada sie z pierwszego tranzystora kluczujacego Tt typu p-n-p pracujacego w warunkach „plywaja¬ cego emitera", z drugiego tranzystora T2 typu p-n-p pracujacego w ukladzie emiterowego ogranicznika pradowe¬ go, z trzeciego tranzystora T3 typu n-p-n sterujacego kluczujacy tranzystor Tt za pomoca rezystancyjnego dzielnika R6, R7, z uzwojenia zabraniajacego wraz z rdzeniami ferrytowymi stanowiacego obciazenie indukcyjne kluczujacego tranzystora T]# z pierwszego rezystora Ri, poprzez który zasilany jest kluczujacy tranzystor Tt napieciem U2 zródla zasilania, z drugiego rezystora R2, poprzez który zasilany jest drugi tranzystor T2 napieciem Ut ze zródla zasilania, oraz z trzeciego rezystora R3 i czwartego rezystora R4 tworzacych drugi dzielnik rezystancyjny R3, R4, przy czym te elementy ukladu sa polaczone w sposób nastepujacy. Emiter pierwszego tranzystora Ti jest polaczony, poprzez pierwszy rezystor Rlt z dodatnim biegunem zródla zasilania o napieciu U2 i bezposrednio z kolektorem drugiego tranzystora i pierwszym koncem piatego rezystora R5.

Kolektor pierwszego tranzystora Tj jest polaczony z uzwojeniem zabraniajacym wraz z rdzeniami ferrytowymi.

Baza pierwszego tranzystora Tx jest polaczona z drugim koncem piatego rezystora Rs i pierwszym koncem szóstego rezystora R6. Drugi koniec szóstego rezystora R$ jest polaczony z kolektorem trzeciego tranzystora T3.

Baza trzeciego tranzystora T3 jest polaczona z wyjsciem sterujacego ukladu logicznego nie pokazanego na rysunku. Emjter drugiego tranzystora T2 jest polaczony," poprzez drugi rezystor R2, z dodatnim biegunem zródla zasilania o napieciu Ux i z pierwszym koncem trzeciego rezystora R3. Baza drugiego tranzystora T2 jest polaczona z drugim koncem trzeciego rezystora R3 i z pierwszym koncem czwartego rezystora R4. Drugi koniec czwartego rezystora R4 i emiter trzeciego tranzystora T3 sa polaczone z punktem o potencjale odniesienia. Punkt pracy drugiego tranzystora T2 i wartosc ograniczanego pradu zaleza od wartosci rezystancji drugiego rezystora R2 oraz drugiego rezystancyjnego dzielnika R3, R4 i sa ustalone eksperymentalnie razem z wartoscia rezystancji pierwszego rezystora Ri zaleznie od parametrów pamieci, warunków zasilania i temu podobnych w ten sposób, aby byly spelnione nastepujace warunki pracy ukladu.

W czasie nieprzewodzenia pierwszego tranzystora Tt napiecie na kolektorze drugiego tranzystora T2 jest/ 87 288 3 równe napieciu \JX i tranzystor ten jest przygotowany do przewodzenia. W czasie trwania impulsu sterujacego przylozonego na baze trzeciego tranzystora T3 plynie prad: 11 w obwodzie obciazenia pierwszego tranzystora Tx.

Prad \x jest superpozycja pradu l2 plynacego przez drugi tranzystor pradu l3 plynacego przez pierwszy rezystor Ri, przy uwzglednieniu wplywu pradu li bazy pierwszego tranzystora Tx oraz ewentualnego wplywu pojemnosci rozproszonej Cx. Prad l2 plynacy przez drugi tranzystor T2 ma przebieg, w którym wyróznia sie dwa obszary: czesc nieustalona o maksymalnej wartosci chwilowej i czesc ustalona o wartosci mniejszej niz w czesci nieustalonej. Nieustalona czesc impulsu jest wynikiem ladunku zebranego w obszarze baza—emiter tranzystora T2, a jego stromosc zalezy od szybkosci pierwszego tranzystora Tlr a przede wszystkim od zmiany strumienia magnetycznego w jego obwodzie obciazenia. Ustalona czesc impulsu jest wynikiem dzialania ukladu ograniczaja¬ cego prad. Prad l3 plynacy przez pierwszy rezystor Rx stanowi dopelnienie pradu l2 plynacego przez pierwszy tranzystor Tx.

Jezeli napiecie U2 zródla zasilania przelozone na pierwszy rezystor Rt jest mniejsze od napiecia zródla zasilania, konieczne jest wlaczenie w szereg z pierwszym rezystorem Rt pólprzewodnikowej diody Dj zapobiega¬ jacej przeplywowi pradu przez ten rezystor Ri ze zródla zasilania o napieciu Ur do zródla zasilania o napieciu U2. Moc strat ukladu, pochodzaca od pradu \t plynacego przez pierwszy tranzystor Tx wydzielona w tym tranzystorze Tlr w drugim tranzystorze T2, w pierwszym rezystorze Rt i w drugim rezystorze R2, jest tym mniejsza czym wieksza jest róznica napiec Ux i U2 zródla zasilania i czym mniejsze sa wartosci rezystancji rezystorów Rt i R2. Prad bazy pierwszego tranzystora Tx zalezy od napiecia istniejacego na kolektorze drugiego tranzystora T2, które od wartosci prawie równej wartosci napiecia Ux zródla zasilania w czesci poczatkowej impulsu spada do wartosci zblizonej do sumy spadku napiecia na opornosci rzeczywistej obciazenia i napiecia nasycenia pierwszego tranzystora Tt, wobec czego w czesci ustalonej impulsu prad bazy jest mniejszy niz na jego poczatku, co zmniejsza efekt przeciagania impulsu. Tlumienie ewentualnych drgan w obwodzie zabraniajacym eliminuje sie wlaczeniem siódmego rezystora R7 w obwód kolektora pierwszego tranzystora Tla Wartosc rezystancji siódmego rezystora R7 jest rzedu kilku omów.

Wysterowanie ukladu nastepuje w takim momencie cyklu pamieci, aby impuls zabraniajacy rozpoczal sie jeszcze w czasie trwania impulsu odczytu, to znaczy w chwili rozpoczecia jego opadania. Suma wartosci chwilowych pradu odczytu i pradu zabraniajacego nie moze przekraczac wartosci pradu polówkowego. Czas procesu zapisu w cyklu pamieciowym rozpoczyna sie jeszcze w czasie trwania procesu odczytu, dajac skrócenie calkowitego czasu trwania cyklu.

Ui>Uj FIG. I Impuls •tcru)qcy FIG. 2 Prac. Poligraf. UP PRL naklad 120+18 Cena 10 zl

Claims (1)

1. Zastrzezenie patentowe Uklad wzbudzenia pradowego uzwojen zabraniajacych w koincydencyjnych pamieciach na rdzeniach ferrytowych zlozony z pierwszego kluczujacego tranzystora pracujacego w warunkach „plywajacego emitera", z drugiego tranzystora pracujacego w ukladzie emiterowego ogranicznika pradowego, z trzeciego tranzystora i dzielnika rezystancyjnego, za posrednictwem których jest sterowany kluczujacy tranzystor sygnalem ze sterujacego ukladu logicznego, z uzwojenia zabraniajacego wraz z rdzeniami ferrytowymi, znamienny tym, ze kluczujacy tranzystor [Tl) jest zasilany napieciem stalym pobranym ze zródla zasilania poprzez równolegle polaczenie pierwszego rezystora (Rt) i drugiego tranzystora (T2) pracujacego w znanym ukladzie emiterowego ogranicznika pradowego, przy czym emiter kluczujacego tranzystora {Jx) jest polaczony z kolekto¬ rem drugiego tranzystora (T2), z pierwszym rezystorem (Ri) i z piatym rezystorem (Rs) rezystancyjnego dzielnika (Rs, R6), z którego pobrany jest sygnal sterujacy przylozony na baze kluczujacego tranzystora (Ti).87 288 ' **