PL79552B2 - - Google Patents

Description

Uklad ten posiada jeden stan stabilny —je¬ dynka logiczna na wyjsciu 9—Q i zero logiczne na wyjsciu 8—Q i w czasie gotowosci do pracy pozostaje w tym stanie. Narastajace zbocze impulsu WE na wejsciu zegarowym 11—C przerzutnika T74 powoduje przepisanie stanu wejscia danych 12D (logiczne zero) na wyjscie 9—Q.Pojemnosc C, która w stanie stabilnym byla naladowana do wartosci napiecia zgodnej ze stanem wyjsc 9—Q i 8—Q przerzutnika T74 musi sie teraz przeladowac do napiecia zgodnego z nowym stanem wyjsc.W zakresie zmian napiecia na pojemnosc C od tej wartosci poczatkowej do wartosci napjecia przelaczajacego brarhke A00 w stan zera Jogicznego, na wejscie ustawiajace jedynke logiczna PRESET 10—S podana jest jedynka logiczna i na wyjsciu 8—Q trwa generacja impulsu. Impuls ten zostaje zakonczony w momencie przelaczenia bramki A00 wstan zera logicznego na jej wyjsciu a zatem na wejsciu ustawiajacym PRESET 10—S. Nastepuje teraz przestawienie przerzutnika T74 w stan jedynki logicznej na wyjsciu 9—Q i zera logicznego na wyjsciu 8—Q i zakonczenie generacji impulsu. Stan ten jest juz stabilny i nie ulegnie zmianie dopóty, dopóki nie zostanie podane na wejscie 11—C, nastepne narastajace zbocze sygnalu. Czas trwania impulsu wyzwolonego jest funkcja wartosci elementów obwodu czasowego R i C.Uklad przedstawiony na rysunku fig. 2 sklada sie z dwuwejsciowej bramki NAND A00 typu SN 7400, przerzutnika T73 typu JK SN 7473 z wejsciem 2—R ustawiajacym zero logiczne na jego wyjsciu. Wyjscie 12—Q przerzutnika jest polaczone przez rezystor R ze zwartymi wejsciami bramki A00, a wyjscie 13—Q jest polaczone bezposrednio z wejsclertt informacyjnym 14—J przerzutnika i poprzez kondensator C ze zwartymi wejsciami bramki A 00. Wyjscie bramki A 00 jest polaczone z wejsciem 2—R przerzutnika. Sygnal wyzwalajacy WE jest podawany na wejscte zegarowe 1—C przerzutnika T73 którego wejscie informacyjne 3—K jest polaczone z masa ukladu. Uklad ttn pgaiada jeden stan stabilny — zero logiczne na wyjsciu 12—Q i jedynka logiczna na wyjsciu 13—Q. Opadajace zbocze sygnalu WE na wejsciu zegarowym 1C powoduje przepisanie stanu wyjscia 13—Q (jedynki Ippicznej) przez wejscie danych 14—J na wyjscie 12—Q przerzutnika T73. Uklad przechodzi do stanu niestabilnego bedacego negacja stanu stabilnego. Dalszy cykl pracy odbywa sie tak, jak w ukladzie przedstawio¬ nym na rysunku fig. 1.Uklad przedstawiony na rysunku fig. 2 jest ukladem równowaznym z przedstawionym na rysunku fig. 1.Zasada pracy obu ukladów jest ta sama jednak w ukladzie na fig. 1 wykorzystano wejscie 10—S ustawiajace jedynke PRESET a w ukladzie na rysunku fig. 2 wykorzystano wejscie 2—R ustawiajace zero CLEA-R na wyjsciu Q.Uklad przestawiony na rysunku fig. 3 rózni sie od ukladu fig. 2 odlaczeniem wejscia informacyjnego 14—J przerzutnika T73 od wyjscia 13—Q tego przerzutnika. Na wejscie 14—J podawany jest sygnal uzalezniajacy WEZ.Odlaczanie sprzezenia wejscia 14-J z wyjsciem 13-Q pozwolilo na uzyskanie wyzwalania zaleznego. Zaleznie od uzalezniajacego sygnalu WEZ uklad ten jest zdolny do normalnej pracy przy jedynce logicznej na uzalezniaja¬ cym wejsciu 14—J oraz nie reaguje na impulsy wyzwalajace podawane na wejscie 1—C przy zerze logicznym na uzalezniajacym wejsciu 14—J. PL PL

Claims (3)

1. Zastrzezenia patentowe 1. Uklad polaczenia monostabilnego przerzutników scalonych typu D iJK serii Sogicznej elementów scalonych TTL pracujacy tak jak klasyczny multiwibrator monostabilny, skladajacy sie z bramki typu NAND SN 7400 lub typu jej równowaznego pod wzgledem zasady pracy nalezacej do serii logicznej elementów scalonych79552 3 TTL oraz z dodatkowych elementów dyskretnych, znamienny tym, ze w sklad jego wchodzi przerzutnik scalony (173) lub (T74) lub inny równowazny mu pod wzgledem zasady pracy i ukladu wejsc oraz wyjsc, przy czym jego wyjscia (Q) za pomoca elementów dyskretnych (R iC) i bramki (A00) polaczonej tak by stanowila element negacji sa sprzezone z jednym z wejsc ustawiajacym zero lub jedynke logiczna na jego wyjeciu. 2. Uklad wedlug zastrz. 1, znamienny tym, ze wyjscie (Q) przerzutnika (T73) lub (Z73) jest polaczone przez pojemnosc (C) ze zwartymi wejsciami bramki (A00) stanowiacej element negacji, a negacja tego wyjscia (Q) przez opornosc (R) równiez ze zwartymi wejsciami tej bramki (A00), przy czym wyjscie bramki (A00) jest polaczone z wejsciem ustawiajacym jedynke logiczna PRESET (S) na wyjsciu (Q): przerzutnika (T74). 3. Uklad wedlug zastrz. 1, znamienny tym, ze wyjscie (Q) przerzutnika (T73) lub (T74) jest polaczone przez opornosc (R) ze zwartymi wejsciami bramki (AWstanowiacej element negacji, a negacja tego wyjscia (Q) przez pojemnosc (C) równiez ze zwartymi wejsciami tej bramki (AOO), przy czym wyjscie bramki ^\00) jest polaczone z wejsciem ustawiajacym zero logiczne CLEAR (R) na wyjsciu (Q) przerzutnika (T73). 4. Uklad wedlug zastrz. 1 lub 3, znamienny tym, ze posiada dodatkowe wejscie (WEZ) uzalezniajace jego prace generacyjna od wartosci sygnalu na tym wejsciu. JKL 00 M M Jl r r SV 9-Q 0 s-& fig. i. W£ * *P Mi r4 + I •73 f < m Too fM [«-ff C, _I i F(g.

2. W£7 * m 1 $ ' 2 *¦ c K R \T \73 iA «0 \a-o ,a-S = [_J kn .. F/g.

3. PL PL