Pierwszenstwo: Zgloszenie ogloszono: 15.11.1973 Opis patentowy opublikowano: 31.07,1975 78543 KI. 21al,36/02 MKP H03k 5/153 Twórcy wynalazku: Leszek Dec, Reinold Trzensioch, Zygmunt Hepek Uprawniony z patentu tymczasowego: Centralne Zaklady Automatyzacji Hutnictwa, Katowice (Polska) Uklad polaczen tranzystorowego przerzutnika niesymetrycznego do odbioru sygnalów cyfrowych zero-jedynkowych, zwlaszcza w obecnosci zaklócen Przedmiotem wynalazku jest uklad polaczen tranzystorowego przerzutnika niesymetrycznego ze sprzezeniem emiterowym przeznaczany do odbioru transmitowanych linia dluga sygnalów cyfrowych zero-jedynkowych przy obecnosci zaklócen.W praktyce stosowane sa do odbioru i formo¬ wania zboczy sygnalów cyfrowych zero-jedynko¬ wych tranzystorowe przerzutniki niesymetryczne ze sprzezeniem emiterowym. Wystepowanie w ich pracy strefy histerezy w korzystny sposób po¬ wieksza dopuszczalny stosunek sygnalu zaklócaja¬ cego do wejsciowego sygnalu uzytecznego, jednak rozpietosc strefy histerezy wyznaczona stosunkiem oporów w kolektorach do oporu w sprzezeniu emi¬ terowym jest ograniczona z powodu skonczonego wzmocnienia pradowego tranzystorów, szczególnie malego przy pracy w nasyceniu, co narzuca nieko¬ rzystne relacje miedzy wartosciami oporów.Celem wynalazku jest opracowanie ukladu po¬ laczen tranzystorowego przerzutnika niesymetrycz¬ nego ze sprzezeniem emiterowym przeznaczonego do odbioru sygnalów cyfrowych zero-jedynkowych pozbawionego wymienionych niedogodnosci.Zadanie to zostalo rozwiazane wedlug wynalazku w ten sposób, ze obwód sprzezenia emiterowego w calosci lub czesci zbocznikowany jest tranzysto- Tem sterowanym w bazie poprzez opór pradem kolektora tranzystora komplementarnego, którego emiter polaczony jest bezposrednio z kolektorem, 20 25 30 Z a baza poprzez opór z emiterem wyjsciowego tran¬ zystora przerzutnika.Uklad polaczen zapewnia wlasciwe formowanie sygnalu wyjsciowego przy powiekszeniu strefy his¬ terezy, co bezposrednio podnosi odpornosc na za¬ klócenia. Powiekszenie strefy histerezy, uzyskiwane jest przez obnizenie progu przerzutu przy nasyce¬ niu wejsciowego tranzystora i podwyzszenie tego progu przy zatkaniu tranzystora wejsciowego. Obni¬ zenie progu jest spowodowane zwarciem przez tranzystor bocznikujacy calosci lub czesci obwodu sprzezenia emiterowego, na którym odklada sie napiecie progowe.Przedmiot wynalazku uwidoczniony jest w przy¬ kladzie wykonania na rysunku, na którym przed¬ stawiony jest ideowy schemat ukladu polaczen tranzystorowego przerzutnika niesymetrycznego ze sprzezeniem emiterowym uzupelniony iiMadgm filtra wejsciowego i wzmacniaczem wyjsciowym dopasowujacym poziom sygnlalu wyjsciowego zgodnie z wymaganiami narzuconymi przez ob¬ ciazajace go obwody cyfrowe. Wejsciowy tran¬ zystor 1 przerzutnika obciazony jest w kolek¬ torze oporem 2 i polaczony bezposrednio z baza wyjsciowego tranzystora 3 przerzutnika który w kolektorze obciazony jest oporem 4. Obwód sprze¬ zenia emiterowego tranzystorów 1 i 2 zawiera sze¬ regowo polaczone opór 5 i opór 6 zbocznikowany tranzystorem 7, którego baza poprzez opór 8 po¬ laczona jest z kolektorem komplementarnego tran- 78 543/* 3 zystora 9. Kolektor tranzystora 9 obciazony jest równiez oporem 10 i poprzez opór 11. baza tran¬ zystora 12, którego kolektor poprzez opór 13 za¬ silany jest napieciem ustalajacym poziom wyjscio¬ wego sygnalu cyfrowego. Emiter tranzystora 9 polaczony jest bezposrednio z kolektorem, a ba¬ za poprzez opór 14 z emiterem tranzystora 3. Ba¬ za tranzystora 1 polaczona jest z emiterem uply¬ wowym oporem 15, a poprzez diode 16 z pun¬ ktem wspólnym oporu 17 i kondensatora 18 two¬ rzacych szeregowy uklad, zbocznikowany dioda 19 i wlaczony równolegle do wejscia, do którego jest równiez przylaczony od zródla zasilania przerzut- nika opór 20.Wejsciowy sygnal cyfrowy zero-jedynkowy od¬ filtrowany z zaklócen o polaryzacji ujemnej dio¬ da 19 i z zaklócen o wysokiej czestotliwosci w filtrze dolnoprzepustowym oporowo 17 i 20 — po¬ jemnosciowym 18 steruje baze wejsciowego tran¬ zystora 1 przerzutnika. Jezeli poziom sygnalu wej¬ sciowego jest wyzszy od poziomu progu przerzu¬ tu to tranzystor 1 zostaje nasycony, a napiecie emiter-kolektor wyjsciowego tranzystora 3 prze- rzutnika odtyka komplementarny tranzystor 9, który wysterowuje az do nasycenia tranzystor 7 zawierajacy opór 6, co obniza próg przerzutu o spadek napiecia na tym oporze. Równoczesnie jest odetkany tranzystor 12 kluczujacy wyjscie ukla¬ du. Zmniejszenie poziomu sygnalu wejsciowego po¬ nizej progu powoduje zatkanie tranzystora 1, przy 543 4 czym w wyniku odetkania tranzystora 3 zatyka sie komplementarny tranzystor 9 i sterowane pra¬ dem jego kolektora tranzystory 7 i 12. Powodu¬ je to podniesienie progu o spadek napiecia na 5 oporze 6 i pojawienie sie na kolektorze wyjscio¬ wego tranzystora 12 sygnalu o poziomie okreslo¬ nym przez dobór wartosci napiecia zasilania i do¬ pasowanym w ten sposób do poziomu wymaga¬ nego przez obciazajace go uklady cyfrowe. 10 Oczywiscie wynalazek nie jest ograniczony tyl¬ ko do opisanego szczególowo i przedstawionego na rysunku przykladu jego wykonania. Obejmu¬ je równiez ^stosowanie pojedynczych cech i od¬ mian opisanej propozycji, o ile nie wykraczaja 15 poza zakres podstawowej mysli wynalazku. PL PL