PL434836A1 - Układ wysokorozdzielczego przetwornika cyfra-czas zbudowany z użyciem bloków DSP układu programowalnego FPGA - Google Patents
Układ wysokorozdzielczego przetwornika cyfra-czas zbudowany z użyciem bloków DSP układu programowalnego FPGAInfo
- Publication number
- PL434836A1 PL434836A1 PL434836A PL43483620A PL434836A1 PL 434836 A1 PL434836 A1 PL 434836A1 PL 434836 A PL434836 A PL 434836A PL 43483620 A PL43483620 A PL 43483620A PL 434836 A1 PL434836 A1 PL 434836A1
- Authority
- PL
- Poland
- Prior art keywords
- input
- adder
- time converter
- carry
- output
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
- Analogue/Digital Conversion (AREA)
- Logic Circuits (AREA)
Abstract
Układ przetwornika cyfra—czas, składający się z bloku DSP (1) skonfigurowanego jako sumator (2) dwóch k—bitowych sygnałów (składników sumy) dołączonych do wejść (3, 4) oraz posiada wejście przeniesienia (5) i wyjście przeniesienia (6) z układu sumatora, gdzie k—bitowe wejście (3) jest zwarte na stałe do stanu logicznego wysokiego a drugie wejście (4) jest podłączone do źródła k—bitowego sygnału cyfrowego w kodzie 1 z n (7), gdzie określa liczbę bitów sumatora (2), i jest dołączone do sumatora poprzez rejestr (8). Wejście wyzwalania (TRIG) jest jednocześnie dołączone do wyjścia START układu oraz do wejścia zegarowego rejestru (9). Wejście przeniesienia (5) jest dołączone do stanu logicznego niskiego a wyjście przeniesienia (6) jest wyjściem STOP układu i jest jednocześnie dołączone do wejścia asynchronicznego zerowania rejestru (10).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL434836A PL246000B1 (pl) | 2020-07-29 | 2020-07-29 | Układ wysokorozdzielczego przetwornika cyfra-czas zbudowany z użyciem bloków DSP układu programowalnego FPGA |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL434836A PL246000B1 (pl) | 2020-07-29 | 2020-07-29 | Układ wysokorozdzielczego przetwornika cyfra-czas zbudowany z użyciem bloków DSP układu programowalnego FPGA |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL434836A1 true PL434836A1 (pl) | 2022-01-31 |
| PL246000B1 PL246000B1 (pl) | 2024-11-18 |
Family
ID=80111573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL434836A PL246000B1 (pl) | 2020-07-29 | 2020-07-29 | Układ wysokorozdzielczego przetwornika cyfra-czas zbudowany z użyciem bloków DSP układu programowalnego FPGA |
Country Status (1)
| Country | Link |
|---|---|
| PL (1) | PL246000B1 (pl) |
-
2020
- 2020-07-29 PL PL434836A patent/PL246000B1/pl unknown
Also Published As
| Publication number | Publication date |
|---|---|
| PL246000B1 (pl) | 2024-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Lee et al. | Fat tree encoder design for ultra-high speed flash A/D converters | |
| CN101078944B (zh) | 时钟切换电路 | |
| TW200943719A (en) | Ring oscillator | |
| SE9602458D0 (sv) | Seriell-parallell- och paralell-seriellombandlare | |
| PL434836A1 (pl) | Układ wysokorozdzielczego przetwornika cyfra-czas zbudowany z użyciem bloków DSP układu programowalnego FPGA | |
| CN105262462A (zh) | 一种用于集成电路的数字延时实现方法及电路 | |
| KR960043531A (ko) | 고속 동기 카운터 회로 | |
| CN103559161B (zh) | 一种用于fpga配置的总线多宽度转换电路 | |
| CN109670238A (zh) | 一种用于拼接cmos图像传感器芯片的地址结构 | |
| Kasunde et al. | Improved Design of Low Power TPG Using LP-LFSR | |
| RU2319297C1 (ru) | D-триггер с самосинхронной предустановкой | |
| CN110224692A (zh) | 一种高线性度延迟链 | |
| CN209448731U (zh) | 一种串行置数的同步置数计数器 | |
| JP4468564B2 (ja) | パルス幅変調回路 | |
| SU799148A1 (ru) | Счетчик с последовательным переносом | |
| CN210225366U (zh) | 一种新型m序列信号发生器 | |
| SU766018A1 (ru) | Делитель частоты следовани импульсов | |
| CN102638261A (zh) | 低功耗流水线结构的相位累加器 | |
| CN1321500C (zh) | 一种高速同步计数器 | |
| SU783995A1 (ru) | Устройство формировани контрольного разр да счетчика | |
| CN118646396A (zh) | 一种基于Delay_line延时链电路的控制电路 | |
| CN118316458A (zh) | 一种高速10：1并串转换电路 | |
| RU2278411C1 (ru) | Сумматор накапливающего типа | |
| CN120915275A (zh) | 一种数字信号转换为ttfs编码尖峰的转换器电路 | |
| Kannappan et al. | A novel multi-operand adder design using multiplexers |