PL229865B1 - Układ pamięci podwójnej - Google Patents

Abstract

Wynalazek dotyczy układu pamięci podwójnej zawierającej dwa jednakowe obszary pamięci (P1, P2). Układ pamięci podwójnej (M) zawiera komparator (K) z jednobitowym portem wyjściowym komparatora i dwoma wielobitowymi portami wejściowymi komparatora: pierwszym (IK1) i drugim (IK2). Pierwszy port wejściowy komparatora (IK1) połączony jest z wielobitowym portem wejściowo-wyjściowym pierwszego obszaru pamięci (IOP1), zaś drugi port wejściowy komparatora (IK2) połączony jest z wielobitowym portem wejściowo-wyjściowym drugiego obszaru pamięci (IOP2).

Description

Opis wynalazku

Przedmiotem wynalazku jest układ pamięci podwójnej przeznaczony do zastosowań w technice komputerowej i mikroprocesorowej.

W literaturze bardzo często pamięć podwójną określa się terminem pamięci dwuportowej.

Z opisu patentowego US 5566123 znana jest synchroniczna pamięć dwuportowa RAM. Konfigurowalny blok logiczny w dwuportowym trybie używa jednego adresu do zapisu tych samych informacji do pierwszej pamięci RAM i do drugiej pamięci RAM. Sygnały wejściowe dostarczone do drugiego generatora funkcji mogą być używane do odczytu, niezależnie od asynchronicznej operacji zapisu. Dzięki temu znacznie wzrasta szybkość działania aplikacji używającej podwójnego ustawienia pamięci RAM, Konfigurowalny blok logiczny w trybie synchronicznym zatrzaskuje odpowiedni adres i sygnały danych, a następnie generuje sygnał wyzwalający zapis. Ten sygnał wyzwalający jest nazywany samonastawnym. Oznacza to, że operacja zapisu jest całkowicie automatyczna, a operacja zapisu występuje wewnątrz tylko jednego cyklu zegarowego.

Z opisu patentowego US 6907503 znany jest protokół komunikacyjny dwuportowej pamięci RAM wykorzystywany w urządzeniu do określania ważności sygnału danych przekazywanych pomiędzy dwoma mikroprocesorami poprzez pamięć dwuportową RAM. Urządzenie zawiera układ nadawczy dostarczający sygnał danych i wskaźnik stanu inicjalizacji do kolejnego urządzenia oraz dwuportową pamięć RAM będącą w komunikacji z układem nadawczym, od którego odbiera sygnał danych i wskaźnik statusu inicjalizacji. Dwuportowa pamięć RAM posiada dwie lokalizacje: pierwsza wykorzystywana jest do przechowywania sygnałów danych, a druga lokalizacja wykorzystywana jest do przechowywania wskaźników stanów inicjalizacji. Układ nadawczy wykonuje inicjalizację pamięci RAM podczas początkowego cyklu transferu danych, który zawiera większość przesyłanych danych z układu nadawczego do układu odbiorczego. Układ nadawczy uaktualnia wskaźniki statusów inicjalizacji podczas postępu inicjalizacji. Układ odbiorczy czyta statusy inicjalizacji pamięci RAM z drugiej lokalizacji i następnie czyta sygnały danych z pierwszej lokalizacji w związku ze statusami inicjalizacji pamięci RAM.

Z opisu patentowego EP1132820 znany jest układ do wykrywania kolizji dwuportowej pamięci RAM z wykorzystaniem mikrokontrolera. Mikrokontroler połączony z dwuportową pamięcią RAM za pośrednictwem magistrali adresowej mikrokontrolera. Urządzenie peryferyjne jest połączone z dwuportową pamięcią RAM za pośrednictwem magistrali adresowej układu peryferyjnego. Komparator adresowy porównuje zawartość szyny adresowej mikrokontrolera z zawartością szyny adresowej układu peryferyjnego. W przypadku wystąpienia różnicy zawartości generowany jest kolizyjny sygnał, który przerwie pracę mikrokontrolera. Element pełniący funkcję logiczną jest włączony pomiędzy mikrokontrolerem i pamięcią dwuportową RAM. Sygnał błędu bazuje w najmniejszej części na porównaniu pierwszego adresu na magistrali adresowej mikrokontrolera z drugim adresem na magistrali adresowej układu peryferyjnego. Sygnał ten określa, czy mikrokontroler i układ peryferyjny posiadają jednoczesny dostęp do dwuportowej pamięci RAM. W przypadku, gdy układ peryferyjny posiada dostęp do pamięci dwuportowej RAM, a mikrokontroler nie, to wtedy jest to sygnalizowane kolizyjnym sygnałem błędu.

Proces realizacji różnych pamięci zawsze kończy się weryfikacją poprawności ich działania. Zwykle zakłada się, że ogólnie dostępne w sprzedaży pamięci podwójne nazywane dwuportowymi są sprawne i nie posiadają żadnych wad, ale w praktyce czasami pamięci te posiadają błędy. Jednak ze względu na fakt, że mogą być one wykorzystywane w różnych krytycznych zastosowaniach, to ich praca powinna charakteryzować się wysokim poziomem bezawaryjności działania. Zastosowanie znanej pamięci w systemach krytycznych nie powoduje wadliwego ich działania, lecz na ich poziomie funkcjonalności nie wykryte zostaną żadne błędy, które powinno się wykrywać w jak najszybszym czasie. Duża zwłoka podczas wykrycia błędu w działaniu układu lub systemu może doprowadzić do narażenia życia człowieka lub spowodować duże straty materialne.

Przy stosowaniu znanych układów pamięci podwójnej mogą wystąpić różne błędy, takie jak: błąd programowania pamięci, błąd wywołany promieniowaniem kosmicznym lub neutronowym, błąd spowodowany rozsynchronizowaniem się jednostek nadrzędnych, błąd pracy jednostek nadrzędnych.

Błąd programowania pamięci może wystąpić podczas procesu programowania, gdy programowane za pomocą programatora są oba obszary pamięci podwójnej. Mogące wystąpić: błąd transmisji lub błąd programatora spowodują, że w obu obszarach pamięci nie będą dokładnie te same dane lub instrukcje, a tym samym obszary znanych pamięci podwójnej będą się różniły od siebie.

Promieniowanie kosmiczne lub neutronowe oddziałujące na pamięć może spowodować zmianę potencjału w komórce pamięci obszaru pamięci przechowującej dane informacje, a tym samym pojawi się błąd.

PL 229 865 B1

Błąd spowodowany rozsynchronizowaniem się jednostek nadrzędnych wynika z tego, że podwójna pamięć jest współdzielona pomiędzy dwoma układami sterującymi. Układy te współbieżnie odwołują się do zasobów pamięci, czyli odczytują z niej informacje lub zapisują do niej różne informacje. W przypadku, gdy układy sterujące się rozsynchronizują, to wówczas będą korzystały z różnych informacji zapisanych w pamięci podwójnej.

Błąd pracy jednostek nadrzędnych może powstać, gdy jednostki te będą korzystały z różnych zasobów pamięci.

Celem wynalazku jest zapewnienie bezawaryjności w działaniu układu pamięci podwójnej poprzez prawidłowe programowanie oraz ciągłe działanie układu pamięci podwójnej, który pozwoli na wykrycie wymienionych wyżej błędów i zapewni efektywniejsze i wydajniejsze wykorzystanie tej pamięci w zastosowaniach krytycznych, czyli w zastosowaniach, gdzie życie ludzkie oraz zasoby materialne są zależne od skutków funkcjonowania tego rozwiązania.

Układ pamięci podwójnej zawierający dwa jednakowe obszary pamięci, z których każdy wyposażony jest w dwa wielobitowe porty oraz w dwa jednobitowe porty oraz komparator według wynalazku charakteryzuje się tym, że ma dwa współbieżnie i niezależnie pracujące procesory sterujące: pierwszy procesor sterujący i drugi procesor sterujący, połączone poprzez wielobitowe adresowe porty wyjściowe, wielobitowe porty wejściowo-wyjściowe, jednobitowe porty sterujące, jednobitowy wejściowy port statusowy z odpowiadającymi im obszarami pamięci podwójnej typu ROM, które są zaprogramowane osobno i kolejno jeden po drugim tymi samymi instrukcjami programu sterującego za pośrednictwem programatora podłączonego najpierw do pierwszego obszaru pamięci za pośrednictwem portów: wielobitowego portu wejściowo-wyjściowego, portu adresowego, portu zapisu, portu odczytu pierwszego obszaru pamięci, następnie odłączonego fizycznie od pierwszego obszaru pamięci i podłączonego do drugiego obszaru pamięci za pośrednictwem portów: wielobitowego portu wejściowo-wyjściowego, portu adresowego, portu zapisu, portu odczytu drugiego obszaru pamięci, po czym odłączonego fizycznie od drugiego obszaru pamięci, wielobitowy port wejściowo-wyjściowy pierwszego obszaru pamięci połączony z pierwszym portem wejściowym komparatora i wielobitowy port wejściowo-wyjściowy drugiego obszaru pamięci połączony z drugim portem wejściowym komparatora, poprzez które pobierane są instrukcje programu sterującego zapisane w pierwszym obszarze pamięci i drugim obszarze pamięci i wysyłane są dokładnie te same informacje pobrane z dwóch odrębnych obszarów pamięci: pierwszego obszaru pamięci i drugiego obszaru pamięci do ich porównania w komparatorze, gdzie pierwszy procesor sterujący połączony jest z komparatorem poprzez jednobitowy port wyjściowy komparatora i jednobitowy port wejściowy pierwszego procesora sterującego, a drugi procesor sterujący połączony jest z komparatorem poprzez jednobitowy port wyjściowy komparatora i jednobitowy port wejściowy drugiego procesora sterującego, za pomocą których przesyłane są do procesorów sterujących informacje o stanie wykrytej w komparatorze niezgodności stanowiącej błąd pamięci, przy czym jednocześnie wielobitowy port wejściowo-wyjściowy pierwszego obszaru pamięci połączony jest z wielobitowym portem wejściowo-wyjściowym portu danych pierwszego procesora sterującego, a wielobitowy port wejściowo-wyjściowy drugiego obszaru pamięci połączony jest z wielobitowym portem wejściowo-wyjściowym portu danych drugiego procesora sterującego, którymi w przypadku zgodności porównywanych w komparatorze informacji przekazywane są one do procesorów sterujących, natomiast sygnał potwierdzający zgodność porównywanych informacji przekazywany jest za pośrednictwem jednobitowego portu wyjściowego komparatora połączonego z jednobitowym portem wejściowym do pierwszego procesora sterującego i jednobitowym portem wejściowym do drugiego procesora sterującego.

Układ pamięci podwójnej według wynalazku ma w sobie dwa odrębne i niezależne od siebie obszary pamięci, które w dwóch sekwencjach jedna po drugiej programowane są tym samym programem sterującym za pośrednictwem programatora oraz ma komparator podłączony do obu wcześniej wspomnianych obszarów pamięci, za pośrednictwem którego podczas odczytu (przez współbieżnie funkcjonujące procesory sterujące) z tych obszarów zawartości określonej adresem weryfikuje on zgodność lub niezgodność porównywanych informacji. W przypadku zgodności porównywanych w komparatorze informacji układ pamięci bezawaryjnie przekazuje kolejne tak zweryfikowane rozkazy do układów procesorowych, zaś w przypadku niezgodności porównywanych informacji utożsamiane jest to z błędnym funkcjonowaniem pamięci, a tym samym informacja o wykrytym błędzie zostaje natychmiast przesłana do procesorów sterujących korzystających z zasobów tej pamięci, których praca jest natychmiast wstrzymywana oraz w odpowiedni sposób sygnalizowana i obsługiwana tak, aby nie narazić życia ludzkiego lub nie doprowadzić do strat materialnych.

PL 229 865 B1

Zaletą układu pamięci podwójnej według wynalazku jest możliwość wykrywania błędów, jakie mogą wystąpić w trakcie wpisywania informacji do pamięci typu ROM, jak i podczas ich pobierania z pamięci, a tym samym zwiększenie niezawodności działania w stosunku do znanych rozwiązań.

Wynalazek został przedstawiony na rysunku, na którym fig. 1 pokazuje schemat blokowy układu pamięci podwójnej, fig. 2 pokazuje schemat połączenia układu pamięci podwójnej z programatorem przy wprowadzaniu programu do pierwszego obszaru pamięci, fig. 3 pokazuje schemat połączenia układu pamięci podwójnej z programatorem przy wprowadzaniu programu do drugiego obszaru pamięci, fig. 4 pokazuje schemat połączenia układu pamięci podwójnej z dwoma procesorami.

Układ pamięci podwójnej M składa się z dwóch jednakowych obszarów pamięci typu ROM: pierwszego obszaru pamięci P1, drugiego obszaru pamięci P2 oraz z cyfrowego komparatora K. Pierwszy obszar pamięci P1 ma wielobitowe porty: port wejściowo-wyjściowy pierwszego obszaru pamięci IOP1 i port adresowy pierwszego obszaru pamięci AP1 oraz dwa jednobitowe porty: port zapisu pierwszego obszaru pamięci Z1 i port odczytu pierwszego obszaru pamięci O1. Drugi obszar pamięci P2 ma wielobitowe porty: port wejściowo-wyjściowy drugiego obszaru pamięci IOP2 i port adresowy drugiego obszaru pamięci AP2 oraz dwa jednobitowe porty: port zapisu drugiego obszaru pamięci Z2 i port odczytu drugiego obszaru pamięci O2.

Komparator K ma dwa wielobitowe porty wejściowe: pierwszy port wejściowy komparatora IK1 i drugi port wejściowy komparatora IK2 oraz jednobitowy port wyjściowy komparatora OK. Pierwszy port wejściowy komparatora IK1 połączony jest magistralą z portem wejściowo-wyjściowym pierwszego obszaru pamięci P1, zaś drugi port wejściowy komparatora IK2 połączony jest magistralą z portem wejściowo-wyjściowym drugiego obszaru pamięci P2.

Przy wpisywaniu danych do układu pamięci podwójnej M korzysta się z programatora P. Programator P wyposażony jest w wielobitowe porty: port danych programatora DP i port adresowy programatora AP oraz w dwa jednobitowe porty: port programatora do uruchamiania trybu zapisu ZP i port programatora do uruchamiania trybu odczytu OP.

Dane do obszarów pamięci wpisuje się oddzielnie. Obszary pamięci podwójnej P1, P2 typu ROM, programowane są osobno i kolejno jeden po drugim tymi samymi instrukcjami programu sterującego za pośrednictwem programatora P podłączonego najpierw do pierwszego obszaru pamięci P1 za pośrednictwem portów: wielobitowego portu wejściowo-wyjściowego IOP1, portu adresowego AP1, portu zapisu Z1, portu odczytu O1 pierwszego obszaru pamięci P1, następnie odłączonego fizycznie od pierwszego obszaru pamięci P1 i podłączonego do drugiego obszaru pamięci P2 za pośrednictwem portów: wielobitowego portu wejściowo-wyjściowego IOP2, portu adresowego AP2, portu zapisu Z2, portu odczytu O2 drugiego obszaru pamięci P2, po czym odłączonego fizycznie od drugiego obszaru pamięci P2.

Jak pokazano na fig. 2 łączy się port danych programatora DP z portem wejściowo-wyjściowym pierwszego obszaru pamięci IOP1 oraz port adresowy programatora AP z portem adresowym pierwszego obszaru pamięci AP1, zaś port programatora do uruchamiania trybu zapisu ZP łączy się z portem zapisu pierwszego obszaru pamięci Z1 oraz port programatora do uruchamiania trybu odczytu OP łączy się z portem odczytu pierwszego obszaru pamięci O1. Przy ustawieniu portu programatora do uruchamiania trybu zapisu ZP w stan zera logicznego, zaś portu programatora do uruchamiania trybu odczytu OP w stan jedynki logicznej pierwszy obszar pamięci P1 odczytuje informacje przesyłane do komórek pamięci tego obszaru pamięci z portu danych programatora DP oraz z portu adresowego programatora AP. Przy ustawieniu portu programatora do uruchamiania trybu zapisu ZP w stan jedynki logicznej, zaś portu programatora do uruchamiania trybu odczytu OP w stan zera logicznego odczytane informacje zostają zapisane w komórkach pierwszego obszaru pamięci P1.

Następnie, jak pokazano na fig. 3, łączy się port danych programatora DP z portem wejściowo-wyjściowym drugiego obszaru pamięci IOP2 oraz port adresowy programatora AP z portem adresowym drugiego obszaru pamięci AP2, zaś port programatora do uruchamiania trybu zapisu ZP łączy się z portem zapisu drugiego obszaru pamięci Z2 oraz port programatora do uruchamiania trybu odczytu OP łączy się z portem odczytu drugiego obszaru pamięci O2. Przy ustawieniu portu programatora do uruchamiania trybu zapisu ZP w stan zera logicznego, zaś portu programatora do uruchamiania trybu odczytu OP w stan jedynki logicznej drugi obszar pamięci P2 odczytuje informacje przesyłane do komórek pamięci tego obszaru pamięci z portu danych programatora DP oraz z portu adresowego programatora AP. Przy ustawieniu portu programatora do uruchamiania trybu zapisu ZP w stan jedynki logicznej, zaś portu programatora do uruchamiania trybu odczytu OP w stan zera logicznego odczytane informacje zostają zapisane w komórkach drugiego obszaru pamięci P2.

PL 229 865 B1

Przy pracy układu pamięci podwójnej w systemie informatycznym korzysta się z dwóch procesorów: pierwszego procesora CPU1 i drugiego procesora CPU2. Jak pokazano na fig. 4 port wejściowo-wyjściowy pierwszego obszaru pamięci IOP1 połączony jest z portem danych pierwszego procesora DO1, port adresowy pierwszego obszaru pamięci AP1 połączony jest z portem adresowym pierwszego procesora AO1. Port zapisu pierwszego obszaru pamięci Z1 połączony jest z portem pierwszego procesora do uruchamiania trybu zapisu ZO1. Port odczytu pierwszego obszaru pamięci O1 połączony jest z portem pierwszego procesora do uruchamiania trybu odczytu OO1.

Port wejściowo-wyjściowy drugiego obszaru pamięci IOP2 połączony jest z portem danych drugiego procesora DO2, port adresowy drugiego obszaru pamięci AP2 połączony jest z portem adresowym drugiego procesora AO2. Port zapisu drugiego obszaru pamięci Z2 połączony jest z portem drugiego procesora do uruchamiania trybu zapisu ZO2. Port odczytu drugiego obszaru pamięci O2 połączony jest z portem drugiego procesora do uruchamiania trybu odczytu OO2.

Port wyjściowy komparatora OK połączony jest z portem ważności sygnału pierwszego procesora S1 oraz z portem ważności sygnału drugiego procesora S2.

Przy ustawieniu w stan jedynki logicznej portu pierwszego procesora do uruchamiania trybu zapisu ZO1 oraz w stan zera logicznego portu pierwszego procesora do uruchamiania odczytu OO1 wpisane zostają do pierwszego obszaru pamięci P1 informacje przekazywane z portu danych pierwszego procesora DO1 oraz z portu adresowego pierwszego procesora AO1.

Przy ustawieniu w stan jedynki logicznej portu drugiego procesora do uruchamiania trybu zapisu ZO2 oraz w stan zera logicznego portu drugiego procesora do uruchamiania odczytu OO2 wpisane zostają do drugiego obszaru pamięci P2 informacje przekazywane z portu danych drugiego procesora DO2 oraz z portu adresowego drugiego procesora AO2.

Informacje z pierwszego procesora CPU1 i drugiego procesora CPU2 przekazywane są jednocześnie, gdyż pracują one synchronicznie. Każda informacja wpisana do pierwszego obszaru pamięci P1 i do drugiego obszaru pamięci P2 jest porównywana w komparatorze K. Port wyjściowy komparatora OK ma stan jedynki logicznej, jeżeli porównywana informacja jest identyczna, natomiast ma stan zera logicznego, jeżeli porównywana informacja nie jest identyczna. Informacja o poprawności zapisu z portu wyjściowego komparatora OK trafia do pierwszego procesora CPU1 i do drugiego procesora CPU2, i tym samym umożliwia wykrycie błędu w zapisie.

Przy ustawieniu w stan zera logicznego portu pierwszego procesora do uruchamiania trybu zapisu ZO1 oraz w stan jedynki logicznej portu pierwszego procesora do uruchamiania odczytu OO1 wpisane dane w pierwszym obszarze pamięci P1 przekazywane są z portu wejściowo-wyjściowego pierwszego obszaru pamięci IOP1 do portu danych pierwszego procesora DO1. Tym samym pierwszy procesor CPU1 otrzymuje informacje odczytane z pierwszego obszaru pamięci P1.

Przy ustawieniu w stan zera logicznego portu drugiego procesora do uruchamiania trybu zapisu ZO2 oraz w stan jedynki logicznej portu drugiego procesora do uruchamiania odczytu OO2 wpisane dane w drugim obszarze pamięci P2 przekazywane są z portu wejściowo-wyjściowego drugiego obszaru pamięci IOP2 do portu danych drugiego procesora DO2. Tym samym drugi procesor CPU2 otrzymuje informacje odczytane z drugiego obszaru pamięci P2. Oba procesory pierwszy CPU1 jak i drugi CPU2 pracują współbieżnie i jeżeli odczytane dane po porównaniu w komparatorze K są prawidłowe, to z portu wyjściowego komparatora OK wysyłany jest sygnał w postaci jedynki logicznej. Sygnał w postaci zera logicznego wysyłany z portu wyjściowego komparatora OK świadczy o pojawieniu się błędu w systemie, co może być spowodowane nieprawidłową synchronizacją elementów składowych systemu, wadliwym procesem programowania, uszkodzeniem układu pamięci lub innymi przyczynami. Wykryta przez komparator K niezgodność przekazywanych informacji umożliwia obsłudze technicznej systemu sterowania podjąć odpowiednie działania w celu usunięcia nieprawidłowości.

Claims (1)

1. Układ pamięci podwójnej zawierający dwa jednakowe obszary pamięci, z których każdy wyposażony jest w dwa wielobitowe porty oraz w dwa jednobitowe porty oraz komparator, znamienny tym, że ma dwa współbieżnie i niezależnie pracujące procesory sterujące: pierwszy procesor sterujący (CPU1) i drugi procesor sterujący (CPU2) połączone poprzez wielobitowe adresowe porty wyjściowe (AO1, AO2), wielobitowe porty wejściowo-wyjściowe (DO1, DO2), jednobitowe porty sterujące (ZO1 i OO1 oraz ZO2 i OO2), jednobitowy wejściowy

PL 229 865 B1 port statusowy (S1, S2) z odpowiadającymi im obszarami (P1, P2) pamięci podwójnej typu ROM, które są zaprogramowane osobno i kolejno jeden po drugim tymi samymi instrukcjami programu sterującego za pośrednictwem programatora (P) podłączonego najpierw do pierwszego obszaru pamięci (P1) za pośrednictwem portów: wielobitowego portu wejściowo-wyjściowego (IOP1), portu adresowego (AP1), portu zapisu (Z1), portu odczytu (O1) pierwszego obszaru pamięci (P1), następnie odłączonego fizycznie od pierwszego obszaru pamięci (P1) i podłączonego do drugiego obszaru pamięci (P2) za pośrednictwem portów: wielobitowego portu wejściowo-wyjściowego (IOP2), portu adresowego (AP2), portu zapisu (Z2), portu odczytu (O2) drugiego obszaru pamięci (P2), po czym odłączonego fizycznie od drugiego obszaru pamięci (P2), wielobitowy port wejściowo-wyjściowy (IOP1) pierwszego obszaru pamięci (P1) połączony z pierwszym portem wejściowym komparatora (IK1) i wielobitowy port wejściowo-wyjściowy (IOP2) drugiego obszaru pamięci (P2) połączony z drugim portem wejściowym komparatora (IK2), poprzez które pobierane są instrukcje programu sterującego zapisane w pierwszym obszarze pamięci (P1) i drugim obszarze pamięci (P2) i wysyłane są dokładnie te same informacje pobrane z dwóch odrębnych obszarów pamięci: pierwszego obszaru pamięci (P1) i drugiego obszaru pamięci (P2) do ich porównania w komparatorze (K), gdzie pierwszy procesor sterujący (CPU1) połączony jest z komparatorem (K) poprzez jednobitowy port wyjściowy (OK) komparatora (K) i jednobitowy port wejściowy (S1) pierwszego procesora sterującego (CPU1), a drugi procesor sterujący (CPU2) połączony jest z komparatorem (K) poprzez jednobitowy port wyjściowy (OK) komparatora (K) i jednobitowy port wejściowy (S2) drugiego procesora sterującego (CPU2), za pomocą których przesyłane są do procesorów sterujących (CPU1, CPU2) informacje o stanie wykrytej w komparatorze (K) niezgodności stanowiącej błąd pamięci, przy czym jednocześnie wielobitowy port wejściowo-wyjściowy (IOP1) pierwszego obszaru pamięci (P1) połączony jest z wielobitowym portem wejściowo-wyjściowym portu danych (DO1 ) pierwszego procesora sterującego (CPU1), a wielobitowy port wejściowo-wyjściowy (IOP2) drugiego obszaru pamięci (P2) połączony jest z wielobitowym portem wejściowo-wyjściowym portu danych (DO2) drugiego procesora sterującego (CPU2), którymi w przypadku zgodności porównywanych w komparatorze (K) informacji przekazywane są one do procesorów sterujących (CPU1 i CPU2), natomiast sygnał potwierdzający zgodność porównywanych informacji przekazywany jest za pośrednictwem jednobitowego portu wyjściowego (OK) komparatora (K) połączonego z jednobitowym portem wejściowym (S1) do pierwszego procesora sterującego (CPU1 ) i jednobitowym portem wejściowym (S2) do drugiego procesora sterującego (CPU2).