PL191364B1

PL191364B1 - Automatic zeroing system

Info

Publication number: PL191364B1
Application number: PL332438A
Authority: PL
Inventors: Andrzej Szymański; Ewa Kurjata-Pfitzner; Włodzimierz Podmiotko
Original assignee: Inst Tech Elektronowej
Priority date: 1999-04-08
Filing date: 1999-04-08
Publication date: 2006-05-31
Also published as: PL332438A1

Abstract

Układ zerowania, zrealizowany w technice CMOS i wykorzystujący łańcuch inwerterów, działający w czasie narastania napięcia zasilania układu scalonego, znamienny tym, że ma dodatkowy tranzystor wspomagający, realizujący dodatnie sprzężenie zwrotne między węzłami wyjścia i wejścia jednego z inwerterów oraz zapewniający niezakłócone przejście układu ze stanu zerowania w stan aktywny, przy czym dodatkowy tranzystor włączony jest między wyjście drugiego inwertera a linię wyższego napięcia zasilania.The zeroing circuit, implemented in technology CMOS and using a chain of inverters, operating during the rise of the supply voltage integrated circuit, characterized in that it has additional auxiliary, realizing transistor positive feedback between nodes outputs and inputs of one of the inverters and ensuring the smooth transition of the system from the reset state to the active state, where an additional transistor is connected between second inverter output and higher line supply voltage.

Description

Opis wynalazkuDescription of the invention

Przedmiotem wynalazku jest układ zerowania, realizowany w technice CMOS i wykorzystujący łańcuch inwerterów, działający w czasie narastania napięcia zasilania układu scalonego.The subject of the invention is a zeroing circuit, implemented in the CMOS technique and using a chain of inverters, operating during the rise of the supply voltage of the integrated circuit.

Dotychczas w układach scalonych zawierających bloki cyfrowe sekwencyjne złożone z przerzutników powszechnie stosuje się układ zerujący tzw. power-on-reset, którego zadaniem jest wytworzenie sygnału zerowania (zera logicznego) w trakcie podawania napięcia zasilania i który, zerując wszystkie przerzutniki, ustawia układ elektroniczny w takim samym stanie początkowym po włączeniu zasilania. Po wymaganym czasie podawania sygnału zerowania układ zerowania powinien przełączyć się w stan logiczny „1 na wyjściu, co umożliwia przejście przerzutników w stan aktywny. W znanych układach zerowania do realizacji takiej funkcji wykorzystuje się łańcuch inwerterów o odpowiednio przesuniętych charakterystykach przełączenia, co pozwala na wytworzenie stanu „0 logicznego przez pewien okres czasu narastania napięcia zasilania i następnie przejście do stanu „1 logicznej. Istotną wadą typowych, znanych rozwiązań układów zerowania jest ciągły pobór prądu przez układ w stanie ustalonym. Nie jest możliwe zastosowanie takiego układu w układach scalonych, w których wymaganie niskiego poboru prądu ma znaczenie zasadnicze. Zmiany konstrukcyjne takiego układu zerowania polegające na odpowiednim przeskalowaniu rozmiarów tranzystorów umożliwiają zmniejszenie poboru prądu przez układ lecz jednocześnie pogarszają pewność działania układu w fazie przechodzenia ze stanu „0” do stanu „1, szczególnie w przypadku bardzo wolnego narastania napięcia zasilania.So far, in integrated circuits containing sequential digital blocks composed of flip-flops, a so-called reset circuit is commonly used. power-on-reset, whose task is to generate a reset signal (logical zero) when supplying the supply voltage and which, by resetting all flip-flops, sets the electronic system to the same initial state after turning on the power. After the required time of supplying the reset signal, the reset system should switch to the logical state "1 at the output, which allows the flip-flops to go into active state. In the known reset circuits, to perform such a function, a chain of inverters with appropriately shifted switching characteristics is used, which allows for the generation of the "logic 0" state for a certain period of the voltage rise time and then the transition to "1 logical" state. A significant disadvantage of typical, known solutions of zeroing systems is the continuous current consumption by the system in a steady state. It is not possible to use such a system in integrated circuits where the requirement of low power consumption is essential. Design changes of such a zeroing system, consisting in an appropriate rescaling of the transistors' sizes, make it possible to reduce the current consumption by the system, but at the same time deteriorate the operational reliability of the system in the transition from state "0" to "1", especially in the case of a very slow increase in the supply voltage.

Istotą układu zerowania według wynalazku jest to, że posiada on dodatkowy tranzystor wspomagający, który realizuje dodatnie sprzężenie zwrotne między węzłami wyjścia i wejścia jednego z inwerterów oraz jednocześnie niezakłócone przejście układu ze stanu zerowania w stan aktywny. Dodatkowy tranzystor jest włączony między wyjście drugiego inwertera a linię wyższego napięcia zasilania.The essence of the reset circuit according to the invention is that it has an additional booster transistor which realizes a positive feedback between the output and input nodes of one of the inverters and, at the same time, an undisturbed transition of the system from the reset state to the active state. An additional transistor is connected between the output of the second inverter and the line of higher supply voltage.

Układ według wynalazku charakteryzuje się małym poborem prądu w stanie ustalonym oraz niezawodnością działania przy bardzo wolnym narastaniu napięcia zasilania układu scalonego. Przedmiot wynalazku eliminuje więc wady znanych układów.The circuit according to the invention is characterized by a low current consumption in the steady state and operational reliability with a very slow increase in the supply voltage of the integrated circuit. The object of the invention therefore eliminates the disadvantages of the known systems.

Układ zerowania według wynalazku zostanie bliżej objaśniony na przykładzie wykonania przedstawionym na rysunku, który pokazuje schemat elektryczny tego układu.The netting circuit according to the invention will be explained in more detail in the embodiment shown in the drawing which shows a circuit diagram of this circuit.

Układ zawiera łańcuch czterech komplementarnych inwerterów I1, I2, I3, I4, trzy dodatkowe tranzystory P3, P4, P7 oraz jeden kondensator C1. Inwerter I1 o wejściu połączonym z niższym napięciem zasilania (masą) zawiera dwa tranzystory N1 oraz P1 połączone ze sobą drenami. Wyjście inwertera I1 połączone jest z wejściem inwertera I2 utworzonego z tranzystorów N2 i P2. Do wyjścia inwertera I2 dołączony jest dren tranzystora wspomagającego P7, dren zwarty z bramką tranzystora P4, jedna okładka kondensatora C1, którego druga okładka połączona jest z masą, oraz wejście inwertera I3. Źródło tranzystora P7 dołączone jest do wyższego napięcia zasilania a bramka połączona jest z wejściem inwertera I3. Źródło tranzystora P4 połączone jest z drenem tranzystora P3, którego bramka zwarta jest z niższym napięciem zasilania a źródło z wyższym napięciem zasilania. Inwerter I3 składa się z tranzystorów N3 i P5. Jego wyjście połączone jest z wejściem inwertera I4 złożonego z tranzystorów N4 i P6. Wyjście inwertera I4 stanowi wyjście układu zerowania.The system includes a chain of four complementary inverters I1, I2, I3, I4, three additional transistors P3, P4, P7 and one capacitor C1. The inverter I1 with the input connected to the lower supply voltage (ground) contains two transistors N1 and P1 connected with each other by drains. The output of the I1 inverter is connected to the input of the I2 inverter made of transistors N2 and P2. The output of the inverter I2 is connected to the drain of the supporting transistor P7, the drain shorted to the gate of the transistor P4, one plate of the capacitor C1, the other plate of which is connected to the ground, and the input of the inverter I3. The source of the transistor P7 is connected to the higher supply voltage and the gate is connected to the input of the inverter I3. The source of transistor P4 is connected to the drain of transistor P3, the gate of which is connected to the lower supply voltage and the source to the higher supply voltage. The inverter I3 consists of transistors N3 and P5. Its output is connected to the input of the inverter I4 composed of transistors N4 and P6. The output of the inverter I4 is the output of the reset circuit.

Układ zerowania dzięki doborowi wymiarów tranzystorów w inwerterach I1 - I4 wytwarza w czasie narastania napięcia zasilania stan zera logicznego na wyjściu układu, a po przekroczeniu określonej wartości napięcia zasilania przełącza się w stan jedynki logicznej. W momencie, kiedy na wyjściu inwertera I3 pojawia się napięcie odpowiadające zeru logicznemu, efekt ten jest wspomagany poprzez dodatnie sprzężenie zwrotne, zrealizowane przez użycie tranzystora P7. Stan zera logicznego podany na bramkę tranzystora P7 powoduje przyspieszenie podawania jedynki logicznej na wejście inwertera I3 i w efekcie wspomaganie wytworzenia zera logicznego na wyjściu inwertera I3. Przejście wyjścia inwertera I3 w stan zera pozwala na przełączenie wyjścia układu zerowania w stan jedynki logicznej czyli przejścia układu w stan aktywny.The reset circuit, thanks to the selection of the dimensions of the transistors in the I1 - I4 inverters, produces a logical zero state at the output of the circuit during the rise of the supply voltage, and after exceeding a certain value of the supply voltage, it switches to the state of logical one. When the voltage corresponding to the logical zero appears at the output of the inverter I3, this effect is supported by the positive feedback, realized by the use of the P7 transistor. The state of the logic zero given to the gate of the P7 transistor accelerates the feeding of the logical one to the input of the I3 inverter and, as a result, supports the generation of logical zero at the output of the I3 inverter. The transition of the I3 inverter output to the zero state allows you to switch the output of the reset system to the state of logical one, i.e. the transition of the system to the active state.

Claims

The reset circuit, implemented in the CMOS technique and using a chain of inverters, operating during the voltage rise of the integrated circuit, characterized by the fact that it has an additional booster transistor, which provides positive feedback between the output and input nodes of one of the inverters and ensures an undisturbed transition of the system from the reset state into active state, with an additional transistor connected between the output of the second inverter and the line of higher supply voltage.