PL166772B1 - Układ do monitorowanego procesu zbierania danych - Google Patents

Abstract

Układ do monitorowanego procesu zbierania danych, zawierający magistralę systemową z połączonymi z nią odrębnie selektorem danych, blokami funkcjonalnymi i pamięcią inkrementacyjną, znamienny tym, że ma pamięć (1) danych widmowych i pamięć (2) danych monitorowanych połączone z inkreme- ntacyjnym blokiem (6) i osobno połączone poprzez wyjściowy bufor (7) z magistralą (4) systemu (5) wizualizacji graficznej danych korzystnie mikrokomputerem oraz pamięci te są także połączone z licznikiem (9) i z magistralą (4) poprzez multiplekser (8), przez który są połączone także z systemową magistralą (20) poprzez adresowy rejestr (12), buforowy rejestr (13) i selektor (19) oraz osobno z magistralą (20) jest połączona magistrala (4) poprzez selektor (19), a także z magistralą (20) Jest połączony rejestr (13) poprzez komparator (17), a rejestr (12) jest połączony z komparatorem (17) poprzez dwustanowy przerszutnik (15). oraz odrębnie poprzez bramkę (14) typu NAND, przeirzutnik (16) korzystnie typu D i przerzutnik (15), natomiast licznik (9) jest osobno połączony poprzez bramkę (11) typu OR oraz trójstanową bramkę (10) z magistralą (4), przy czym magistrala (4) jest także połączona z komparatorem (17) poprzez zatrzaskowy rejestr (18) oraz poprzez blok (3) logiki sterującej połączony z kolei także bezpośrednio z selektorem (19), przeirnutnikiem (16), bramką (14), blokiem (6), pamięcią (1), pamięcią (2), multiplekserem (8), bramką (11), licznikiem (9) oraz bramką (10).

Description

Przedmiotem wynalazku jest układ do monitorowanego procesu zbierania danych mający zastosowanie w komputerowych, mikroprocesorowych oraz w innych kontrolno/pomiarowych systemach cyfrowego przetwarzania danych, a w szczególności w amplitudowych i czasowych analizatorach impulsów elektrycznych.

Znany do tego celu układ, jest opisany przez G. Bassato, Y. N. Lou, G. Prete, A. Tiveli, M. Morando, S. Ballarin i A. Gervasoni w artykule p.t. A versatile compact multiparameter data acquisition system zamieszczonym w 3-cim numerze z 1989 r. czasopisma naukowego Nuclear Instruments and Methods in Physics Research - USA. Układ ten zawiera procesor połączony poprzez magistralę systemową z blokami funkcjonalnymi, z inkrementacyjną pamięcią oraz ze stacją graficzną. Także w katalogu Nuclear Products Catalog - 1989 wyrobów amerykańskiej firmy LeCroy Corporation Research System Division jest opisany układ do zbierania danych, w którym poza innymi wyżej wymienionymi składnikami jest dodatkowo selektor danych połączony z magistralą systemową.

Działanie znanego rozwiązania polega na tym, że procesor poprzez magistralę systemową pobiera dane z wybranej grupy bloków funkcjonalnych, a następnie po analizie ich wartości, za pomocą lub bez udziału selektora danych, wysyła do pamięci inkrementacyjnej adres komórki której zawartość winna ulec zwiększeniu o +1. W ten sposób w pamięci inkrementacyjnej są gromadzone informacje o tzw. widmie-rozkładzie zbieranych danych. Dla bieżącego monitorowania przebiegu procesu zbierania widma, część lub wszystkie dane zgromadzone w pamięci inkrementacyjnej są przesyłane do stacji graficznej w celu ich wizualnego przedstawienia. Przesyłanie danych do ich wizualizacji odbywa się na dwa sposoby: każdorazowo po operacji inkrementacji stosownej komórki pamięci lub w specjalnie do tego celu czynionych przerwach w procesie zbierania danych. W pierwszym sposobie każdorazowo przesyłana jest tylko jedna dana natomiast w drugim przypadku przesyła się odpowiedni ciąg danych, to jest zespół wszystkich danych odpowiadających fragmentowi monitorowanego widma.

Niedogodnością znanego rozwiązania jest to, że w celu bieżącej wizualizacji zbieranych danych albo wydłuża się w sposób znaczący każdy cykl przetwarzania danych o stosowną operację przesłania aktualizowanej danej do stacji graficznej albo też czyni się specjalne przerwy w procesie zbierania danych dla przesyłania do stacji graficznej odpowiedniego ciągu danych zgromadzonych w inkrementacyjnej pamięci układu. Zarówno pierwszy jak i drugi sposób przesyłania danych przez procesor do stacji graficznej powoduje niepożądane pogorszenie zasadniczego parametru układu jakim jest czas martwy, określający wielkość przedziału czasowego, w którym są gubione zbierane dane.

Istota rozwiązania według wynalazku polega na tym, że układ ma pamięć danych widmowych i pamięć danych monitorowanych połączone z blokiem inkrementacyjnym i z magistralą systemu wizualizacji graficznej danych korzystnie mikrokomputerem poprzez bufor wyjściowy. Obie pamięci są także razem połączone z licznikiem i z tą magistralą poprzez multiplekser, przez który są połączone z magistralą systemową poprzez rejestr adresowy, rejestr buforowy i selektor. Osobno z magistralą systemową jest połączona magistrala systemu wizualizacji graficznej danych poprzez selektor, a także z magistralą systemowąjest połączony rejestr buforowy poprzez komparator, a rejestr adresowy jest połączony z komparatorem poprzez przerzutnik dwustanowy oraz odrębnie poprzez bramkę typu NAND, przerzutnik korzystnie typu D i przerzutnik dwustanowy. Natomiast licznik jest osobno połączony poprzez bramkę typu Or oraz bramkę trójstanową z magistralą systemu wizualizacji graficznej danych. Magistrala ta jest także połączona z komparatorem poprzez rejestr zatrzaskowy oraz poprzez blok logiki sterującej. Blok logiki sterującej ma z kolei osobne połączenia bezpośrednie z selektorem, przerzutnikiem korzystnie typu D, bramką typu NAND, blokiem inkrementacyjnym, pamięcią danych widmowych, pamięcią danych monitorowanych, multiplekserem, bramką typu OR, licznikiem oraz z bramką trójstanową.

Zaletą rozwiązania według wynalazku jest to, że dzięki wyeliminowaniu standardowej stacji graficznej, a więc wyeliminowaniu operacji przesyłania przez procesor zbieranych danych do tej stacji całkowicie unika się wydłużenia cyklu przetwarzania danych o stosowną operację przesyłania aktualizowanej danej do stacji graficznej jak i też nie czyni się żadnych przerw w procesie zbierania danych dla przesłania do stacji graficznej odpowiedniego ciągu danych w celu ich wizualizacji graficznej. Głównie, wskutek wprowadzenia do układu: pamięci danych widmowych, pamięci danych monitorowanych, bloku inkrementacji oraz komparatora uzyskuje się możliwość bieżącego monitorowania zbieranych danych bez jakiegokolwiek zwiększenia czasu martwego układu. Ponadto w szeregu przypadkach układ pozwala również na wyeliminowanie potrzeby stosowania pamięci inkrementacyjnej.

Przedmiot wynalazku jest pokazany w przykładzie wykonania na rysunku przedstawiającym blokowy schemat elektryczny układu.

Układ według wynalazku ma pamięć 1 danych widmowych oraz pamięć 2 danych monitorowanych o wejściach adresowych i wejściach/wyjściach danych odpowiednio ze sobą połączonych. Wejścia sterujące pamięci 12 są połączone z blokiem 3 logiki sterującej połączonym z magistralą 4 systemu 5 wizualizacji graficznej danych, korzystnie mikrokomputera. Wejścia/wyjścia danych pamięci 1, 2 są połączone z wejściami i trójstanowymi wyjściami inkrementacyjnego bloku 6 oraz z wyjściowym buforem 7. Wejścia sterujące bloku 6 i bufora 7 są połączone z blokiem 3. Wejścia adresowe pamięci 1,2 są połączone z wyjściem multipleksera 8 połączonego wejściem selekcyjnym z blokiem 3. Jedno z wejść danych multipleksera 8 jest połączone z wyjściem licznika 9 połączonego wejściami danych z magistralą 4. Najstarszy bit wyjściowy licznika 9jest połączony z trójstanową bramką 10 o wyjściu połączonym z magistralą 4, a także jest połączony z dwuwejściową bramką 11 typu OR połączoną z blokiem 3. Wyjście bramki 11 jest połączone z wejściem zliczającym licznika 9. Wejścia sterujące licznika 9 oraz bramki 10 są odrębnie połączone z blokiem 3. Osobne wejście multipleksera 8 jest połączone z wyjściem adresowego rejestru 12 połączonego wejściem danych z buforowym rejestrem 13, przy czym multiplekser ten jest także połączony wejściem ładującym z wyjściem dwuwejściowej bramki 14 typu NAND i z wejściem zerującym dwustanowego przerzutnika 15. Jedno wejście bramki 14jest połączone odrębnie z blokiem 3, natomiast drugie wejście tej bramki jest wspólnie połączone z tym blokiem oraz z wyjściem przerzutnika 16 korzystnie typu D. Wejścia zegarowe oraz zerujące przerzutnika 16 są osobno połączone z blokiem 3, natomiast wejście danych tego przerzutnika jest połączone z wyjściem przerzutnika 15, którego wejście zegarowe jest z kolei

166 772 połączone z wejściem ładującym rejestru 13 i z wyjściem komparatora 17. Jedno wejście danych komparatora 17 jest połączone z zatrzaskowym rejestrem 18, którego wejścia zegarowe są połączone z blokiem 3 a wejścia danych z magistralą 4. Część bitów odrębnego wejścia danych komparatora 17 jest połączona z wyjściem sterującym selektora 19, połączonego wyjściem danych z wejściem rejestru 13, a także korzystnie połączonego wejściami sterującymi z blokiem a wejściem danych sterujących z magistralą 4. Pozostałe bity odrębnego wejścia danych komparatora 17 oraz wejście danych widmowych selektora 19 są połączone poprzez systemową magistralę 20 z procesorem 21 oraz z funkcjonalnymi blokami 22 i z inkrementacyjną pamięcią 23.

Działanie układu polega na tym, że do rejestru 18 zapisywany jest z magistrali 4 kod operacji rozkazowej przesyłanej magistralą 20 do pamięci 23 w celu zainicjowania inkrementacji o +1 zawartości komórki tej pamięci o adresie odpowiadającym danej przesyłanej magistralą 20 w trakcie wykonywania tej operacji. Również selektor 19 jest wstępnie inicjowany poprzez zapisanie do niego, korzystnie za pomocą bloku 3 z magistrali 4, granic krańców przedziałów wartości danych, które mają być monitorowane w trakcie procesu zbierania i przetwarzania informacji. Proces zbierania danych polega na pobieraniu przez procesor 21 danych z bloków 22 i po odpowiedniej ich analizie wysyłaniu do pamięci 23 rozkazu inkrementacji o+1 zawartości stosownej jej komórki. Monitorowanie procesu zbierania danych polega z kolei na tym, że dane z magistrali 20 są także przesyłane do wejścia selektora 19. Jeśli wartość danej zawiera się wewnątrz jednego z przedziałów wartości do monitorowania, to selektor 19 wysyła stosowny sygnał do wejścia komparatora 17 i na wyjściu danych selektora pojawia się dana z magistrali 20, korzystnie rozszerzona o bity selekcjonujące stanowiące najstarszą część s^owa danych. Z chwilą pojawienia się na magistrali 20 rozkazu inkrementacji dla pamięci 23 i sygnału z selektora 19 na wejściu komparatora 17, komparator ten wysyła sygnał zatrzaskujący daną z wyjścia selektora 19 w rejestrze 13 i jednocześnie ustawianejest wyjście przerzutnika 15 w stan logiczny 1. Blok 3 obok działań inicjalizacyjnych polegających na zapisaniu do rejestru 18 kodu rozkazowego inkrementacji pamięci oraz zapisaniu do selektora 19 krańców wybranych do monitorowania przedziałów danych, realizuje trzy podstawowe algorytmy programowe: zbierania i uaktualniania danych, zbierania i przesyłania danych oraz zerowania pamięci 12. Każdy z tych trybów jest realizowany cyklicznie i składa się z trzech faz. Zawsze pod koniec trzeciej fazy dwu pierwszych trybów pracy bloku 3, do wejścia zegarowego przerzutnika 16 jest wysyłany sygnał w celu przepisania na jego wyjście stanu wyjściowego przerzutnika 15. Na początku pierwszej fazy blok 3 wysyła sygnał do wejścia bramki 14 i jeśli wyjście przerzutnika 16 jest w stanie logicznej 1, a więc gdy w rejestrze 13 jest zapisana dana świeżo przechwycona z magistrali 20, to z wyjścia bramki 14 jest generowany sygnał zerujący przerzutnik 15 i przepisujący daną z rejestru 13 do rejestru 12. Następnie w pierwszym trybie, dana zawarta w pamięci 1 adresowanej, pośrednio poprzez multiplekser 8, przez rejestr 12 jest przesyłana do bloku 6. Podczas drugiej fazy pamięci 1, 2 są adresowane przez licznik 9 i dana z pamięci 1, wskazywana stanem wyjściowym licznika, jest kopiowana do pamięci 2. Jeśli wyjście przerzutnika 16 jest w stanie logicznej 1 to w bloku 6 następuje inkrementacja o +1 zapisanej tam uprzednio danej. Z chwilą rozpoczęcia trzeciej fazy zinkrementowana dana z bloku 6 jest zapisywanajednocześnie do pamięci 1 i 2 pod adres określony zawartością rejestru 12. Następnie poprzez bramkę 11 jest wysyłany przez blok 3 sygnał do licznika 9 w celu zwiększenia jego zawartości o+1. Z chwilą gdy zostanie załączony najstarszy bit licznika 9 dalsze zliczanie przez licznik impulsów z bloku 3 zostaje zablokowane bramką 11 ijednocześniejest możliwe, poprzez bramkę 10, przesłanie na magistralę 4 sygnału określającego fakt zakończenia kopiowania zawartości pamięci 1 do pamięci 2. Po tym trybie jest możliwe załączenie trybu zbierania i przesyłania danych. Faza pierwsza tego trybu jest analogiczna jak poprzednio. W drugiej fazie tego trybu zawartość komórki pamięci 2 adresowanej przez licznik 9jest przepisywana do bufora 7 i jeśli wyjście przerzutnika jest w stanie logicznej 1, to następuje inkrementacja danej w bloku 6. Natomiast w trzeciej fazie następuje przepisanie zawartości bloku 6 tylko do pamięci 1 adresowanej przez rejestr 12. Zatem w trybie tym następuje gromadzenie w pamięci 1 wszystkich danych przechwyconych z magistrali 20 i jednocześnie może być odczytana poprzez magistralę do systemu 5 dowolna dana z pamięci 2 wskazywana zawartością licznika 9, który z kolei może być dowolnie ładowany z systemu 5. System 5 realizuje wizualizację graficzną wyników zawartych w pamięci 1 i skopiowanych do pamięci 2. W ten sposób monitorowanie danych odbywa się bez udziału procesora 21 a więc bez wydłużania cyklu przetwarzania danych na magistrali 20 lub robienia specjalnych przerw dla przesyłania danych do ich wizualizacji graficznej. Tryb zerowania pamięci 12 jest realizowany podobnie jak tryb pierwszy z tą jednak różnicą, że przerzutnik 16jest cały czas zerowany i blok 6 nie dokonuje inkrementacji lecz zeruje przesyłane do niego wartości.

166 772

Departament Wydawnictw UP RP. Nakład 90 egz.

Cena 1,00 zł.

Claims (1)

1. Zastrzeżenie patentowe

   Układ do monitorowanego procesu zbierania danych, zawierający magistralę systemową z połączonymi z nią odrębnie selektorem danych, blokami funkcjonalnymi i pamięcią inkrementacyjną, znamienny tym, że ma pamięć (1) danych widmowych i pamięć (2) danych monitorowanych połączone z inkrementacyjnym blokiem (6) i osobno połączone poprzez wyjściowy bufor (7) z magistralą (4) systemu (5) wizualizacji graficznej danych korzystnie mikrokomputerem oraz pamięci te są także połączone z licznikiem (9) i z magistralą (4) poprzez multiplekser (8), przez który są połączone także z systemową magistralą (20) poprzez adresowy rejestr (12), buforowy rejestr (13) i selektor (19) oraz osobno z magistralą (20) jest połączona magistrala (4) poprzez selektor (19), a także z magistralą (20) jest połączony rejestr (13) poprzez komparator (17), a rejestr (12) jest połączony z komparatorem (17) poprzez dwustanowy przerzutnik (15), oraz odrębnie poprzez bramkę (14) typu NAND, przerzutnik (16) korzystnie typu D i przerzutnik (15), natomiast licznik (9) jest osobno połączony poprzez bramkę (11) typu OR oraz trójstanową bramkę (10) z magistralą (4), przy czym magistrala (4) jest także połączona z komparatorem (17) poprzez zatrzaskowy rejestr (18) oraz poprzez blok (3) logiki sterującej połączony z kolei także bezpośrednio z selektorem (19), przerzutnikiem (16), bramką (14), blokiem (6), pamięcią (1), pamięcią (2), multiplekserem (8), bramką (11), licznikiem (9) oraz bramką (10).