PL161157B1 - Urządzenie wieloprocesorowego przetwarzania danych - Google Patents

Abstract

Urządzenie wieloprocesorowego przetwarzania k danych zawierające szereg procesorów z Jednostkami centralnymi, pamięci głównych, kontrolerów peryferyjnych z Jednostkam i sterującym i urządzeniami peryferyjnymi oraz urządzenie zarządzania, połączonych szynami Interfejsowymi ze wspólną szyną systemową, zn am ien n e tym . że urządzenie zarządzania (20) zawiera znane powiązania m ikroprocesora (20-2) ze współpracującymi z nim pam ięciam i ROM (20-38) 1 RAM (20-44) oraz kontrolery komunikacyjne (20-6, 20-8) współpracujące ze znanym i układam i adaptera konsoli (30), urządzenia pomocniczego (32). m onitora ekranowego (34) 1 modemu (36), w którym do szyny danych (20-52) urządzenia zarządzania (20) są dołączone, usytuowane centralnie w urządzeniu wieloprocesorowego przetwarzania danych, czujnik tem peratury (20- 40), system zasilania (22), układy (19) logicznych testów Jakości QLT dołączania 1 poprawnego działania wszystkich modułów urządzenia wieloprocesorowego przetwarzania danych 1 synchronizatory (20-32), przy czym mikroprocesor (20-2) łączy układy (19) logicznych testów jakości QLT 1 synchronizatory (20- 32) z szyną systemową (2) poprzez szynę Interfejsową (2-10) z najwyższym prlorjńetem

Description

Przedmiotem wynalazku Jest urządzenie wieloprocesorowego przetwarzania danych.

Znane są urządzenia do przetwarzania danfch, które zawierają elementy do wykonywania określonych zewnętrznych operacji sterowania. Urządzenie posiadające jeden procesor centralny ma zwykle puLpit sterujący z przełącznikami do włączania i wyłączania zasilania, inijoowania systemu operacyjnego i wprowad&mia informcji do rejestrów. Pulpit sterujący posiada również lampki do wskazywania stanu zasilania i zawartości rejestrów. Zaw^ke znajduje się na mm przełącznik pojedynczego cyklu pracy i przełącznik pojedyńczego rozkazu. Dla wykonywania tych funkcji późniejsze urządzenia są wyposażone w terminal ekranowy z lampą oscyloskopową.

w miarę zwięKszenia wymagań dotyczących przetwarzania danych coraz większe zastosowanie mają konfiguracje dwuprocesorowe. Podpit operatora lub terminal ekranowy jest tu dołączony do jednego z procesorów, który stał się procesorem głównym. w przypadku wy stąpienia problemu związanego z procesorem głównym, inny procesor może stać się procesorem głównym.

Wraz ze wzrostem niezawodności systmów przetwarzania danych urządzenia mają modiwość zdalnej obsługi serwisowej, to Jest obsługa serwisowa może działać z centrali, kon^ii^i^jąc się bezpośrednio z systemami przetwarzania danych przez przesyłanie danych za pomcą linii telfConlcznych, wykorzystując modemy zainstaoowane w urządzeniu do przetwarzania danych i w centrali.

Znane jest z publikacji Ηηοϊρ,βΐΐ Tacdial Remte Users Giide o kodzie handlowym VF16-01, wydanej w mju 1983 r., urządzenie mające wele podsystunow centralnych, pamięć główną i wiele sterowników urządzenia zewnętrznego, wszystkie dołączone razem do szyny systemowej. Urządzenie sterowania system Jest sprzężone bezpośrednio z jednym z podsysttemów centralnych. Z adapterem sterowania systemem jest połączony terminal ekranowy zdalnej obsługi serwisowej, lokalny terminal ekranowy i urządzenie pollonicze, zwykle drukarka rejestrująca.

Podsystem centralny, do którego Jest dołączone urządzenie sterowania system, staje

161 157 się podsystemem głównym. Główny podsystem centralny otrzymuje wszystkie informacje sterujące z urządzenia sterowania systemm i przekazuje tę informację sterującą do innych podsystemów przez szynę systemową.

Poszczególne podsystmmy wykonują testy logiczne Jakości /QLT/ pod nadzorem głównego podsystemu centralnego, który z kolei przekazuje wyniki do urządzenia sterowania systemem. Każdy podsystem centralny mi również kontrolny licznik zegarowy i zegar czasu rzeczywistego nadzorujący procedury programowe.

Sprzężenie urządzenie sterowania sys^^tm^m z gł<wnym podsyst^^m centralnym ogranicza Je Jako narzędzie obsługi serwisowej, gdyż mi ono pełną zdolność operacyjną Jedynie wówczas, gdy główny podsystem centralny pracuje poprawne. Jego mmożlMości teatcwania błędów w głównym pod systemie centralnym są bardzo ograniczone. Zatem urządzenie sterowania aysternem nie m>że uzyskać szybkiego dostępu do szyny systemowej w przypadku awarii zasilania, lecz raczej oczekuje na uzyskanie dostępu do szyny przez główny podsystem centralny. Ponieważ główny system centralny ma priorytet niższy niż inne podsystemy, włączając podsystemy paMęci i niektóre podsystemy peryferyjne, sygnały awarri mogą być opóźnione. W systemie są dublowane różne zasoby w oddzielnych podsystemach. W skład tych zasolów wchodzą regulatory czasowe systemu, układy inGow/ania systemu operacyjnego i układy testów Jakości logiki

Według wynalazku w urządzeniu wieloprocesorowego przetwarzania danych zawierającym szereg procesorów z Jednostkami centralnymi, pamięci głównych, korrtrolerw peryferyjnych z Jednostkami sterującymi urządzeniami peryferyjrymi oraz urządzenie zarządzema, połączonych szynami iltefteJcwy mi ze wspólną szyną systemową, urządzenie zarządzania zawiera znane powiązania ιmkroprocescre ze współpracującymi z nim pamęciami ROM i RAM oraz kontrolery współpracujące ze znanymi układami adaptera konsoli, urządzenia pomocrnczegc, Knutora ekranowego i w którym do szyny danych urządzenia zarządzania są dołączone, usytuowane centralnie w urządzeniu wieloprocesorowego przetwarzania danych, czujnik temperatury, system zasilania, układy logicznych testów Jakości QLT dołączania i poprawnego działania wszystkich mriułów urządzenia wieloprocesorowego przetwarzania danych i synchroin.zatory, przy czym mikroprocesor łączy układy logicznych tostów Jakości QLT l synchronizatory z szyną systemową poprzez szynę ilterfeJc<wą z najwyższym priorytetem.

Zaletą wynalazku Jeet opracowanie układu zarządzającego przetwarzania danych o podwyższonej uLtzawodnlCśI, które może komunikować się bezpośrednio z podsystemami dołączonymi do szyny systemowej.

Przedmiot wynalazku jest uwidoczniony w przykładzie wykonana na rysunku, na którym fig. 1 przedstawia schemat blokowy urządzenia witloprccecoocwtgc przetwarzania danych z niektórymi szczegółami połączeń z urządzeniem zarządzana, fig. 2 - schemat blokowy urządzenie zarządzania dołączonego do szyny systemowej, fig. 3 - wykaz rozkaz<w i odpowiedzi przesyłanych przez szynę systemową z procesora centralnego do urządzenia zarządzania, fig. 4 - wykaz rozkazów L odpowiedzi przesyłanych z urządzenia zarządzania do Jednostki pΓcoescre centralnego, fig. 5 - schemat blokowy oprogramowania sterującego zcentralizowanymi zasobami w urządzeniu zarządzania systemem.

Na fi jurze 1 pokazano jednostkę urządzenia wlelopΓocecoowrtgc przetwarzania danych DPU 1 zawierającą wiele podsystemów centralnych CSS 3 do 5 stanowiących oddzielne procesory urządzenia, wiele pamięci głównych 10 do 12, wiele kontrolerów peryferyjnych 14 do 16 1 urządzenie 20 zarządzające systemem SMF, przy czym wszystkie te moduły są dołączone do szyny systemowej 2 przez ich odpowiednie szyny LlteΓfjJcιwt 2 - 10.

Wiele urządzeń 18 Jest dołączonych do kontrolera peryferyjnego 14 oraz wiele urządzeń 17 jest dołączonych do kontrolera peryferyjnego 16. W skład wielu kontrolerów peryferyjnych 14 do 16 wchodzą jednostki sterujące dyskam., taśmam, teletransmisją i zapisem Jednostkowym, z którymi są połączone cdpwiedπlt napędy dyskowe, napędy taśmowe, linie tele4

161 157 komiuilkacyjnfi 1 urządzenia zapis<W Jednostkowych.

Struktura każdego z wielu podsystemów CSS 5 do CSS 5 Jest taka sama. Podsystem CSS 5 ma Jednostki centralne CPU1A 4 1 CPU1B 6, przy czym obie Jednostki działają niezależnie Jedna od drugiej z patmicią skrytkową CAClflil 8, która Jest dołączona do szyny systemowej

2. Jednostki centralne CPUNA 24 i CPLNJB 26 mają dostęp do pamięci góWrnych 10 do 12 przez pamięć skrytkową CACHEN 28. Podsystemy CSS 5 do CSS 5 funkcjonują Jako ściśle sprzężone procesory, ponieważ mją wspólny system operacyjny i ją ze wspólnej pamięci gł&rneJ

Jednostki centralne CPU1A 4 i CPU1B 6 są oznaczane dalej Jako CPU 4 i CPU 6. Podobnie jednostki CFUNA 24 i CPUNB 26 są oznaczane symbolami CPU 24 i CPU 26.

Urządzenie SMF 20 stanowi 5Μ1^ι11ζ&'8ι» sterowanie Jednostki urządzenia wieloprocesorowego przetwarzania danych DPU 1. Tz scentrrliz<włrne sterowanie polega na inicjalizacji całej jednostki DPU 1, scentrailzowanym starowaniem realizacji logicznych test<w Jakości QLT, scentrallzwłaną synchronizacją systemu 1 uruchamianiem sygnałów alamzwych zasilania i temperatury obudowy, które to sygnały są przekasywane do podsystem^ów dołączonych do szyny systemowej 2. Pomiędzy systemem zasilanie 22, spełnlająyym funkcję sterownika zasilania, i urządzeniem SMF 20 przesyłana Jest znaczna liczba sygnałów sterujących przekazywanych za pomocą interfejsu sterowania zasiianeem PCI 21. Sygnały sterujące z system zasilania 22 przekazują urządzeniu SMF 20 status zasilania Jednostki DPU 1. Sygnały sterujące z SMF 20 dostarczane dz systemu zasilania 22 za pośrtdlicwtem interfejsu PCI 21 określają zadane tmrginesy napięcia, w których powinien pracować system zasilania 22 w celu przetestowania jednostki DPU 1. UrziądzerUe SMF 20 powinno realizować logiczne testy Jakości QLT w określonych mj^^tL^sach napięcia w celu wyizolowana i zidentyfikowania μ^ϊιβΙ^^ elementów logicznych.

Monitor ekranowy 34 urnoZż^wia operatorowi ezoLtnkcwoπl·t się z jednostką DFU 1 za pzśrednicwłem interfejsu terminala ekrn^zwegz DTI 29 dołączonego dz urządzenia SMF 20. Urządzenie SMF 20 otrzymuje informację z moontzra ekranowego 34 i przekazuje Ją na szynę systemową 2 za pośrednicw#em szyn interfejsu adaptera konsoli CAI 31 i adaptera konsoli 30. Informacja z Jednostki DPU 1 Jest odbierana przez oozltor ekranowy 34 za pośredncwrem szyny systemowej 2 adaptera konsoli 30, CAI 31, SMF 20 i DTI 29· Jakz typwy mjzitzr ekranowy 34 stosowany jest terminal Hoonjywei VIP 7300 wyposażony w klawiaturę i lampę oscyloskopową CRT. McZuiły CAI 31 i DTI 29 są typowymi llterfeJaaoL1 CetΘZomulikrcyjryml RS 232 lub RS 422.

Urządzenie SMF 20 zapewnia możliwość zdalnego serwisowa ri.a. Fuiniocję zdalnej konsoli 42 może spełniać moiI^ow ekranowy sterowany przez operatora lub niewykorzystany kommuter. Zdalna konsola 42 Jest dołączona dz SMF 20 poprzez MODEM 36 linię telekomunikacyjną 40. MODEM 3ó i interfejs opcji zdalnego serwisowania RMO 37. Jakz modemy MODEM 36 i 38 stosowane są przykładowo typowe modemy fiomy RDCON np. typu T 113C wytwarzający sygnał wywoławczy z częstotliwości 300 bodów, typu T 103J odbierający i nadający sygnały z częstztiwwzścią 300 bzd<Sr oraz typu T212A odbierający i nai^^.jący sygnały z częstotliwością 1200 bodów.

O^recja zdalnego serwisowania pozwala zdalnie usuwać błędy programowe i operatorskie, ^^tyHkOwać błędy sprzętowe, wysyłać takie informacje Jak wstawki programowe dz centralnej Jednostki DPU 1 i współdziałać za pomocą informaji zdrllesitlir w czynnościach serwisowych.

Urząlzenie SMF 20 realizuje dostęp dz układów zdalnego dostępu DPU 1, wykorzystując SMF 20 dz wykonania sctlCrrliz<o*antgz steΓCwrlΛr Jedynie wówczas, gdy SMF 20 odbiera odpowiednie hasłz.

Interfejs urządzenia poooznlcitgo ADI 33, Jest tz zwyKle interfejs RS 232C, który łączy urządzenie po!mιznlcit 32 z urządzeniem SMF 20. Urządzeniem pomocniczym 32 jest

161 157

Jest zwylkLe drukarka do rejestrwania statusu 1 tworząca trwałą kopię informcji wyświetlanej na roritorze ekranowym 34.

Urząd»enie SMF 20 podczas startu DPU 1 inicjalizuje wykonanie logicznych testów jakości QLT dla upe^r^n^nia się, że wszystkie podsystemy są dołączone do szyny systemowej 2 i działają poprawne. W przypadku, gdy test nie daje wyniku pozytywnego, SMF 20 za pośrednictwem PCI 21 poleca systemowi zasilania 22 wyśwóeeiić warunki i rAmLeż wyóśwetla błąd na momtorze ekranowym 34, zdalnej konsoli 42 i urządzeniu pomocniczym 32.

Wszystkie podsystemy żądają dostępu do szyny systemowej 2, lecz dostęp uzyskuje tylko podsystem o najwyższym priorytecie. W związku z wymganiem szybkiego reagowania urządzenia SMF 20 ma określone warunki systemu czasu rzeczywistego, takie jak detekcja awarii zasilania, urządzenie SMF 20 otrzymuje najwyższy priorytet dostępu do szyny systemowej 2.

Na figurze 2 zagęszczono schemat blokowy połączeń urządzenia SMF 20 z szyną systemową 2. Sznnę ayseemiw ą 2 rzsds^^l^ai^i^^no w zęęściach Jate sznnę sysmernową /sterowanas / 222, szynę systemową /danych/ 2-4 i szynę systemową /adres&r/ 2-6. Interfejs szyny systemowej

2-10 pracu,)e zwykle w sposób opisany w patencie USA nr 3995256 zatytuowanym “System przetwarzania danych ^kcrzy stujący mtodę integracji danych, którego autorem jest teorge J .Barlow.

Mkroprocesor 20-2 steruje ίitsrfeJsem pomędzy SMF 20 i szyną szstemcloą za pomocą procedur programowych prsechwzoJiych w prrgrJecwoJrirj pamięci stałej PROM 20-38 mikroprocesora. Jako mikroprocesor 20-2 wykorzystuje się mkroprocesor żilog Ζ-ΘΟ opisany w żilog Gold Book 1983/64 ^^i^^rer^n^s Data Book, Vol, 3, wydanie dziesiąte. Sam mUkrsproresor 20-2 jest sterowany przez program przechowywany w prrgramowiJnej parnici stałej PROM 20-38 mikroprocesora. Zarówno pamięć RAM 20-44 jak i PROM 20-38 otreymuje sygnały adresowe A0-A15 z mikroprocesora 20-2 przez 16-to bitową szynę adresową 20-54 mkroprocesora, sterowaną przez 20-24. Sygnały danych D0-D7 są przesyłane pomędzy pamicią RAM 20-44 i mikroprocesorem 20-2 oraz z pamięci PROM 20-38 przez ośmiobitową szynę danych 20-56 i nadajmk-odbiornik 20-36.

W przypadku, gdy SMF 20 ma dostęp do szyny systemowej 2, trzydzieści dwa sygnały danych BSDTOO-31 m>gą być odbierane przez odbiorniki 20-68 i przechowywane w rejestrze danych wejściowych 20-16 po pobraniu z systemowej szyny danych 2-4. Pod kontrolą mlkroprocesore 20-2 dane są czytane z rejestru 20-16 i przechowywane w komórkach parnici RAM 20-44 grupami po 8 bitów przesyłanymi przez muii-plekser MUX 20-17, szynę danych 20- 52, naidjnik-odbiornik 20-22, iadaJIi.k-odbirriik 20-26 i szynę danych 20-56. Trzydzieści dwa sygnały adresowe BSADOO-31 są odbierane z systemowej szyny adresowej 2-6 przez odbiorniki 20-70 i rejestr adresu wejściowego 20-36 i zapamiętywane w komórkach paMęci RAM 20-44 grupami pc osiem bitów pod korrtrolą mikroprocesora 23-2, natomast trzydzieści dwa sygnały sterujące są odbierane z systemowej szyny sterowania 2-2 za pomocą odbiorników 20-64 i rejestr sterowania wejściem 20-12 oraz zapamiętywane w komórkach pamiici RAM grupami po 8 bitów, w podobny sposób jak sygnały danych. Mikroprocesor 20-2 identyfikuje rejestry wejściowe 20-36, 20-16 i 20-12 jako komórki pamęci RAM 20-44 i wysyła odpcowedni adres do pamięci RAM 20-44 przez ozmJIi.acs 20-24 i szynę adresową 20-54. Rejestry wejściowy i wyjściowy interfejsu szyny systemowej 2-10 pomędzy CSS 3 do 5 i szyny systemowej 2 są podobne do siebie i wykonują takie same funkcje jak rejestry 20-10, 2-12, 20-14, 20-16, 20-34 i 20-36, wchodzące w skład interfejsu szyny systemowej 2-10.

tokroprocesor 20-2 inicjalizuje ładowanie danych BSIDT0-31 do 32-bit<wsgo rejestru danych 20-14, adresując odpowiednie miejsca pamięci RAM 20-44 i odczytując dane rάiniregls po 8 bitSł.

Mikropmesor 20-2 wprowadza adresy BSAD0-31 do 32-bltowsgo licznika adresu 20-34, adresując odpi^web^e miejsca pamiici RAM 20-44 i czytając róoniOegls po 8 bitów adresu.

M podobny sposób jest ładowany 32-bitowz rejestr sterujący 20-10, przy czym informacje

161 157 sterujące ładuje m kro procesor 20-2, adresując odpowiednie miejsca pamięci RAM 20-44 i odczytując informacje sterujące r&frrnlegle po 8 bit<W.

Pamięć BIITf. QLT ROM20-39 pamięta ciągi testujące i programowe procedury testujące wpisane do pamięci gł&rnej 10-12. Podsystemy centralne CSS 3 do 5 pobierają te ciągi testujące i programowe procedury testujące dla sprawdzenia gotowości do pracy podsystemw CSS 3 do

5. aawartoś ć p^nięi i OOM 00-39 o»d kontrolą mikroprccssora 00- 2 Jest ładowana bezpośrednio do rejestru danych wyjściowych 20-14. Z chwilą, gdy SOF 20 uzyska dostęp do szyny systemowej 2, informacja przechowywana w rejestrze danych wyjściowych 20-10 i liczniku adresów wyjściowych 20-34 Jest przesyłana na szynę systemową 2 za pomocą wzmaniaczy 20-66, 20-62 i 20-72, które są otwierane przez sygnał OZXWI.

Synchronizatory systemu 20-32 prowadzą scbntralepw<aoą synchroirnzację wszystkich podsyiłtm^ów i zawierają zegar czasu rzeczywistego budzik* i zegar dobowy oraz wiele układór zakończenia czasu.

Zegar czasu rzeczywistego Jest ładowany przez rozkaz otryymywany z dowolnego CPU 4 do CPU 26 prde}sbemów CSS 3 do 5 o wartości równej różnicy pomędzy bieżącym czasem godzinowym i czasem startu procesu na szczycie kolejki czasu rzeczywistego. Z chwilą gdy bieżący czas godzinowy zrówna się z czasem startu, następuje wygenerowanie sygnału przerwania zega ra czasu rzeczywistego.

Sygnał ten wywwłuje w SOF 20 wygenerowanie rozkazu przerwania CPU, które załadowało zegar czasu rzeczywistego dla zaalarmowanie systemu operacyjnego o konieczności rozpoczęcia procesu na szczycie kolejki oraz do ponownego załadowania zegara czasu rzeczywistego dla następnego proocesu. Oksymlna rozpiętość czasu wynosi około 8,4 sekundy.

Budzik jest wykorzystywany do osłonięcia CPU 1 przed określanymi błędami oprogramowania objawiającymi się zbyt długą pracą procesora. Rozkaz z CPU 4 do CPU 6 ładuje pracu— jący na odejmowanie budzik określoną wartością czasu. Jeżeli budzik me zostanie ponowmu załadowany przed osiągnięciem wartości zerowej, generowany zostaje sygnał przerwania powodujący, że SOF 20 wysyła do CPU 4 - CHI 26 rozkaz zaalarmowania systemu operacyjnego, że niektóre procesy mogą się ^jpęlić. Oksymlny przedział czasu wyrosi około 8,95 mnuty.

Zawwrtość zegara dobowego jest ładowana z układu kalendarza czasu rzeczywistego z podtrzymaniem bateryjnym i Jest zwiększana co jedną mikrosekundę. Kalendarz czasu rzeczywiste go przechowuje w postaci 12 cyfr dziesiętny oh kodowanych dwójkowo wartość bieżącego roku, miesiąca, daty, godziny, mnuty i sekundy.

Urządzenie SOF 20 przy współdziałaniu z szyną systemową 2 może pracować Jako urządzenie główne lub podporządkowane SOF 20 Jest urządzeniem głównym w przypadku, gdy inicjalizuje c wysyła rozkazy do innych podeyseemćw dołączonych do szyny systemowej 2. Działając jako urządzenie główne SOF inicjalizuje ogólne rozkazy na szynie systemowej 2 przeznaczone dOa dowolnego podsystemu i inicjalizuje specjalne rozkazy dla jednostek centralnych CPU 4 do CPU 26.

Urządzenie SOF 20 Jest urządzeniem podporządkowanym woówczas, gdy odbiera nieżądany roz· kaz z dowolnego CPU 4 do CPU 2 oraz wówczas, gdy odbiera oczekiwaną odpowiedź z dowolnego innego podsystemu dołączonego do szyny systemowej 2.

SOF działa zarówno Jako urządzenie główne i Jako urządzenie podporządkowane w czasie wykonywania operacji testowania okablowania szyny systemowej 2, podczas której SOF 20 wysyła dane na szynę syBirn^ą 2 jako urządzenie główne c odbiera te same dane z szyny syste· mcowj 2 jako urządzenie podporządkowane. Zgodnie z fig. 2 podczas operacji testowania okablowania 3--OlP<wc dane są ładowane do rejestru danych wyjściowych 20-14 pamięci RA1O

20-44. Urządzenie SOF 20 wysyła wówczas do siebie samego żądame dostępu do szyny systemowej 2 z wyłączeniem pamiici. SOF 20 rozpoznaje to żądame i łączy się z szyną systemową 2 w celu przesłania zawartości rejestru danych wyjściowych 20-14 do rejestru danych wejściowych 20-16 przez wzmcnOβcee 20-66, systemową szynę danych 2-4 i olblorniki 20-68. Kompa161 157 rator 20-20 w przypadku poprawnego wykonania operacji stwierdza, te zawartości dwtuejeatrto 20-14 i 20-16 są równe.

Urządzenie SMF 20 generuje rozkazy dla innych podsystemów dołączonych do szyny systemowej 2 Jako standartowe rozkazy wraz z niskie poziomem sygnału sterowania szyny BSYELO. Urządzenie SMF 20 generuje specjalne rozkazy dla CPULA 4 do CPUNB 26 przy wysokie poziomie sygnału sterowania szyny BSYELO i niskim poziomie sygnału sterującego BSMREF wskazującego, te sygnały adresowe określają adres karału CPU i kod furitcji, netomast nie stanowią adresu pamęci 10 do 12.

Zespół kontroli odpowiedzi 20-1Θ zawiera trzy układy przekroczenia czasu. Gdy SMF 20 Jako urządzenie główne żąda dostępu do szyny systemowej 2 i upływają trzy mikrosekundy bez tadnej odptwwedzi z żądanego podsystemu podporządkowanego, następuje zakończenie cyklu szyny systemowej 2.

Jeżeli którykolwiek podsystem działając Jako system główny żąda dostępu do szyny systemowej 2 i nie mm tadnej odpowiedzi z systmmów podporządkowanych w ciągu 5 mikrosekund, następuje zakończenie cyklu szyny systemowej 2.

W przypadku, gdy przez SMF 20 zainicowaBny Jest cykl odczytu a oczekiwany cykl odpowiedzi szyny systemowej 2 /druga połowa cyklu szyny/ nie zostaje zakończony w ciągu miisekundy, następuje zakończenie operacji szyny systemowej 2.

W przypadku, gdy SMF 20 odpowiada na tążanie dostępu do szyny systemowej 2 jako systom podporządkowany, SMF 20 generuje sygnał BSACKR w celu potwierdzenie przyjęcia żącdamia lub sygnał BSNAKR określający odrzucenie żiąiama.

Konsola ekranowa 34 jest dołączona do kontrolera komunik cyjnego 20-8 przez interfejs DTi 29. Kontroler komunikacyjny 20-8 Je3t dołączony do szyny systemowej 2 za pośrednicweem interfejsu CAI 31 i adapter konsoli 30. Moduły te pozwaaają urządzeniu SMF 20 sterować komunikacją pomiędzy konsolą i systmnem DFU 1.

Uirząłzenie SMF 20 steruje zdalnym serwisowaniem poprzez interfejs RMO 37 dołączony do kontrolera komunik cy jnego 20-6. Konnroler komunik cyjny 20-6 steruje również urządzeniem pomocniczym 32 poprzez interfejs ADI 33. Kon^olery komunik tyjne 20-6 i 20-8 są sterowane sygnałami adrescwymi A14 i A15 z mikroprocesora 20-2 przez wzraaiUacz

20-24 i szynę adresową 20-60. Sygnał A14 wybiera kanał A lub kanał B. Sygnał Χ15 określa, czy na przewodach szyny danych 20-58 będą umeszczone dane, czy informacja sterująca.

Dane lub informacja sterująca są przesyłane pomędzy mkroprocesorem 20-2 i kontrolerami komunikacyjnym 20-6 i 20-8 oraz szyną danych 20-58.

Zapisywalna przez operatora pamęć E FROM 20-46 przechowuje informację zawierającą hasło zabezpieczające dostęp dla osób niepowołanych przez interfejs zdalnego serwisowania, identyfikujący urządzenie przechowujące program i^cjaUzacji oraz miejsca pamięci głównej 10 do 12, do których Jest wpisywany program i^cjaUzacji w celu Jego późniejszego wykonania; określa bity sterujące do sygnaliztwama różnych funkcji logicznych testto Jakości QLT, które będą wykonane w systemie DPU 1 oraz identyfikuje, w którym urządzeniu peryferynnym Jest przechowywane oprogramowanie sterujące podsystmuem CSS 3 do 5 i mejsca pamięci głównej 10 do 12, w których to oprogramowanie jest zapisane.

Rejestr rodzaju pracy 20-30 Jest dołączony do szyny danych 20-52 i wykonuje następujące funkcje:

1. definiuje bity kontroli diagnostycznej szyny systemowej w urządzeniu SMF 2(3,

2. steruje operacjami dodawanla/odeimcwatla licznika adresu wyjściowego 20-34,

3. zezwala komparatorowi 20-20 na przeprowadzenie porównań systemowej szyny danych 2-4,

4. steruje cdpσwiedziαmi urządzenia SMF 20 na rozkazy podsystmmów CSS 3 do 5,

5. steruje działaniem specjalnej szyny systemowej 2 podczas wykonywania testu QLT i inlcCrlizacCi po włączeniu zasilania.

Rejestr rodzaju pracy 20-30 Jest zapis wany i odczytywany przez mikroprocesor 20-2

161 157 za pośrednicWem nadajnika - odbiornika 20-22 i szyny danych 20-52.

Rejestr rodzaju pracy 20-30 Jest aktywowany przez sygnał ENBLIX określony przez równanie boolowskie

Α8.Ά5.Α0.Α11-Α0.Α1 .A2.A3.A4.MI.M]FUQ

Sygnały zegarowe CKMBB-2 rejestru rodzaju pracy 20-30 wyznacza równanie boolowskie S!NLIX. AT2.WR. Aj./ATS. AT5/ /dla CKIMBBO, ΑΕ5.ΑΪ5» dla CKJMB1, Α15.4Ϊ5 i dla CKOB2, Α14.Α5/.

Sygnały interfejsu PCI 21 systemu zasilania 22 odbierane są przez SMF 20. Sygnały te wskazują, liczbę warunków.

Sygnał włączenia awarii zasilania SYSF^N informuje urządzenie SMF 20, że napięcie wejściowe prądu zmiennego i napięcia logicznych układów wyjściowych mieszczą się w dopuszczalnych granicach. w tej sytuacji SMF 20 rozpoczyna operacje inicjałizacjl systemu BPU 1. Przy zaniku zasilania zmienno-prądowego sygnał włączenia /awarii zasilania SYSF^N przyjmuje poziom niski. Napięcie logicznych układów wyjściowych pozostaje Jednak w dopuszczalnych granicach przez trzy milisekundy dając systemowi BPU 1 czas na zakończenie działań w uporządkowany sposób dla uniknięcia utraty danych.

Sygnał statusu zasilania PORYŁO wskazuje, te wszystkie źródła zasilania funkcjonują zgodnie z wymgaa^«)mi. Sygnał statusu zasilania przyjmując poziom niski wskazuje niesprawność układu zasilania.

w systemie zasilania 22 mże znajdować się bateryjne podtrzymanie dla urooiiwienia przechowania przez cały czas poprawnych danych w pam^ci głównej 10 do 12. Niska wartość sygnału poprawności pamięci BBUATV oznacza, ie niezależnie od bateryjnego podtrzymania napięcie zasilania patmęci zostało obniżone i informacja w pamęci głównej 10 do 12 maźe być nieprawidłowa, w związku z czym rozpoczyna się ponowne ładowarne pamięci.

Sygnał zamka z przełącznika na puLpicie sterowania systemu zasilania 22 wysyła sygnał zamknętego pu.pi.tu zasilania pozwalający sterwać funkcjonowaniem dostępu operatora do systemu BPU 1.

Sygnały te są dostarczane z interfejsu PCI 21 do SMF 20 i przekazywane do multipleksera 20-28. MiKKoopocesor 20-2 otrzymuje te sygnały przez szynę danych 20-52 i nadajnik/ odbiornik dla podjęcia śdp<ś>Wedmleh działań.

Urządzenie SMF 20 wysyła sygnał włączenia zasilania BSPTON poza szynę systemową 2 dla wskazania wszystkim podsys^Emam dołączonym do szyny systemowej 2, że zasilanie jest niewłaściwe. Wyyączenie sygnału BSPTON daje wszystkim iodsystimoi 2 milisekundy na oczyszczenie się.

Zatem,{d> sygnał włączemn/awarii zasilania SYSP^N przybiera wysoki poziom przy włączonym zasilaniu, sygnał zerowania głównego BSMCLR za pośrednic^m szyny systemowej 2 przez wzmaniacz 20-63 zeruje wszystkie niezbęoine funktory logiczne.

Urządzenie SMF 20 wysyła wiele sygnałów przez interfejs PCI 21 do systemu zasilania 22. Sygnał HIMARC sterowania lralgioesσaaoiem górnego poziomu napięcia oraz sygnał LOMARC sterowania magnesowa niem dolnego poziomu napięcia wytwarzany Jest przez mikroprocesor 20-2 podczas operacji testowania zmerUa Jącej napięcia wyjściowe wszystkich podsyst^^ zasilania o + 2%.

Sygnał BS0LT1 szyny systemowej wskazuje, że wszystkie inne podsystemy dołączone do szyny systemowej 2 są dołączone prawidłowo, są zasilane i pozytywnie wykonały wszystkie programy testujące QLT. Układy logicznych testó Jakości QLT 19 odbierają sygnał BS0LT1 i sygnał danych z szyny danych 20-52 wskazując, że urządzenie SMF 20 prawidłowo wykonało testy QLT i wytwarza sygnał BSOLTA, który jest wysyłany do systemu zasilania 22 i interfejsu 21 wskizując, że system BPU 1 Jest całkowicie przetestowany. Sygnał BSOLTA mi wartość prawda w czasie, gdy Jakakolwiek Jednostka wykonuje testy QLT, tub gdy podczas wy161 157 konywania testoW QLT wystąpi błąd. Sygnał BSOLTA ma wartość fałsz* wówczas, gdy test QLT zakończy się wynikiem pozytywnym.

V urządzeniu SMF 20 znajduje się czujnik temperatury 20-40 przekazujący do DPU 1 temperaturę wnętrza obudowy systemu i wytwarzający sygnał TMPYLO w&rzas, gdy temperatura wewnątrz obudowy znajduje się powyżej temperatury mksyimanej 38°C. w przypadku, gdy temperatura wewnątrz obudowy staje się nienormalnie wysoka, rozwiera się czujnik termiczny /nie pokazany/, prwwiując wyłączenie napięcia. To powoduje, że sygnał włączenia /awarii zasilania SYSWN wytwarza sygnał BSWOM szyny systemowej 2 dla wskazania wszystkim podsyseeraom dołączonym do szyn» systemowej 2 o konieczności rozpoczęcia odpiwiednich sekwencji związanych z zanikiem zasilania.

Sygnał wysokiej temperatury TMPYLO jest dostarczany do muuiipleksera MUX 20-28, otwierając mikroprotcesorowi 20-2 dostęp do tego muutipleksera.

Sygnały z kontroler» komunitecyjnych 20-6 i 20-8 są dostarczane również do MUC 20-28, pozwalając mikroprocesorowi 20-2 próbkować linie transmisji danych jak również wykrywać, kiedy urządzenie odbierające jest gotowe do odebrania danych.

MuTliplekser MUX 20-28 otwiera sygnał ENBMUX określony przez następujące wyrażenie bzolzwskle;

ENBMK--A3. A9 .Ήδ. ATT .ENMBOM.mT . MRE<3 gdzie:

ENMBOR = A0.A1.A2.a5.a5

Sygnał MREO jest genercwany przez mikroprocesor 20-2 dla wskazania, że szyna adresowa 20-54 me mi adresu paimęci RAM 20-44. Sygnał Mi wytwarza mikroprocesor 20-2 dla wskazania, że nie jest to operacja pobrania kodu operacji.

Sygnały A14 i A15 na szynie adresowej 20-54 sygnalizują wybranie każdego z czterech syg nałów wyjściowych muuiipleksera MUX 20-28.

Do szyny systemowej 2 /2-4, 2-2, 2-6/, poprzez wzmacniacze z negacją 20-66, 20-62, 20-72, dołączone są odpowiednio: rejestry wyjścitwe urządzenia SMF 20, rejestry danych wyjś cicwych 20-14, rejestr sterowania wyjściem 20-10 1 licznik adresu wyjściowego 20-34.

Dane tych rejestr<w wprowadzane 3ą równolegle z bajtami szyny danych 20-52. Te rejestry wyjściowe 3ą adresowane przez m-kroprocesor 20-2 jako miejsca pamięci RAM 20=44. Rejestr danych wyjścicwych 20-14 msże być również ładowany z zegara systemowego 20=32, oraz pamęci BOOT<£ LT ROM 20-39. Tak więc w dole rejestru adresu ujściowego 20-41 3ą przez mikroprocesor 20-2 zapisywane kolejne adresy dla uzyskania blokowego przesyłania danych do pamięci głównej 10 do 12.

Sygnały ładowania rejestó» ^jściwych są wytwarzane poprzez dekodowanie odp»iednich linii adresowych i łączenie ich z sygnałami sterującymi z mkroprocesora 20-2. Układy logiczne generacji i kontroli parzystości nie są połączone do specyfikacji, gdyż nie imją zna czenia dla wynalazku, lecz dla fachowców jest zczywίst3, że parzystość jest sprawdzana po przesłaniu każdego bajtu.

Rejestr danych wyjścitwych 20-14 bez bitu parzystości wykonany jest z typowych ośmiu rejestr5w iuUtipleksoΓcwych typu 74LS298 z wejściem zero dołączonym do szyny danych 20-52 1 wejściem jeden dołączonym do wyjścia BOOT^ QLT ROM 20-39. Rejestr 20-14 jest ładowany przez układy logiczne dekoderów adresów 20-4, jak określa to następujące wyra lżenie bodows^e:

Sygnał zezwalający ENBIL)X- Mi.MREQ.AO.A1.^.A3.A».A3.A9.ALO.ATI .

Należy zauważyć, że wszystkie rozważane wyrażenia boolowskie reprezentują funkcje logiczne dekoderów adreserf 20-4. Sygnałami wejścżtwym dekoderów adresów są sygnały A0-A15 1 sygnały M, MREQ, I0R0, *fR, RD uzyskiwane z mikroprocesora 20-2. Dekodery adresu 20-4 generują sygnały ster iwanie logiką sterujące układami logicznymi urządzenia SMF 20.

161 157

Rejestry muUlpleksorcwe 20-14 są ładowane dwiUrotmle w Jednym przedziale czasowym /bajt w Jednym przedzZale/, ponieważ każdy rejestr multlpleksotwy przechowuje 4 bity. Dt ładowania wykorzystywane są sygnały zegarowe CKDTK), CWDTB1, CKDTB2 l CKDBB.

CKDTBO - ΕΝΒΙΟΧ A12.T3.TTZ.T5 CKDTB1 - ΕΝΒΙΟΧ A12 TT5 JT5 A15 CKDTB2 . ΕΝΒΙΟΧ A12 TT5 A14 TT5 CKZTB3 « ΕΝΒΙΟΧ H2TT3 Al 4 A1 5

Sygnał BPTDOT wybiera wyjście pamięci ROM 20-39 lub wyjście zegara systemowego 20-32. Sygnał BPTDOT określa wyrateme bttltwskies /A8.A9.A10.A11 .A12.A13.TOQ.M++TODFWST/

Sygnały mikroprocesora 20-2 wskazują co następuje. Sygnał M łącznie z MREO wskazuje, że nie Jest wykonywana operacja pobrania kodu operacji. MREO wskazuje, że na szynie adresowej nie znajdują się poprawne adresy operacji czytania 1 zapisu paimęci. Sygnał RB wskazuje, że mikroprocesor 20-2 oczekuje na odczytanie danych z pamięci lub z urządzenia wejścia/wyjścia. Sygnał WE wskazuje, że na szynie danych mikroprocesora 20-2 znajdują się poprawne dane do zapamę tania w· adresowanym miejscu pamęci lub urządzeniu wejścia-wyjścia.

Sygnał IOEQ.MI wskazuje, te na szynie nie znajduje się adres urządzenia wejścia/wyJścia ani nie Jest wykonywana operacja pobrania kodu operacji mikroprocesora 20-2. Sygnał TODRWT oznacza, że zegar systemowy 20-32 realizuje przesłanie czasu dobowego na szynę systemową 2 przez rejestr danych wyjściowych 20-14.

Dla równooegłego załadowania rejestru danych wyjściowych 20-14, sygnał MYDTCK z zegara systemowego 20-32 wskazujący przesłanie czasu dobowego lub sygnał BF2MDT wytwarzany w mikroprocesorze 20-2 wytwarzają równooegłe sygnały zegarowe CKDTBO do CKDB3.

Sygnał BP2MDT Jest określony przez następujące wyrażenie boolowskie:

/A8.A9.A1O,Al1.A12.A13.I0Ea.KT/.

Rejestr sterowania wyjściem 20-10 Jest wykonany z dwu typowych oeJesOrów 74L5273, rejestru 74LS174 i rejestru 74L5375, z których wszystkie są dołączone do 8-mio bitowej szyny danych 20-52. Sygnały sterujące są strolowane do rejestrów odpowiednio przez sygnały CKCMBO do CKCCMB. Wyrażenia booluwsjk^e określające te sygnały są następujące:

CKCMBO = ENBIDX.TT.TTLTTZ.TT5 CKCMB1 « EM31DX.TT.AT3.TT;.A15’

CKCCM32 > EMBΒOO.TT.TT.A14.AT5 CKCFM13 = ENBIDO.TT.T3.A14.A15

Sygnał TDSHBD odcina wjście rejestru 74LS374 str o bowanego przez sygnał CKCNBO w czasie przesłania zawartości zegara dobowego. Sygnał zerowania systemu CLRFLP zeruje pozostałe trzy rejestry.

Rejestr 74SL374 zapamiętuje sygnały ośmiu rozkazów pokazane na fig. 5A-5E. Są to sygnały BSYEŁO, BSBYTE, BSDBPL, BSDBWD, BSSHBC, BSLOCK, BSWEIT i BSMET. W czasie przesłań innych niż przesłanie czasu dobowego te sygnały szyny są podawane bezpośrednio na wzmacniacz 20-62.

Licznik adresu wyjściowego 20-34 ma cztery liczniki 74AS869 opisane w książce Texas Instnments AILl/AS Logic Cironits Data Book 1983 /układy typu advanced low-power Schottky/ /advanced Schottley/.

Liczniki mją cztery rodzaje pracy: zerowa ane, zmniijszame, ładowanie, zwiększanie. Operację ładowania licznik inicjalizuje sygnał MYADUP podawany na cztery liczniki oraz przez sygnały CKADBO do CKADB3 podawane na odpowiedni licznik. Odpxwiedrn.e wyrażenia boolowskie 3ą następujące:

CKADBO - ΕΝΒΙΟΧ ATCATJ.ATi.TTŚ CKAIDil - ΕΝΒΙΟΧ T2.A13.TTZ.A15

161 157

CKADB2 - ENBLOX AT.A13.A14.7T5 CKADB3 - ΕΝΒ1ΌΧ 72.A13.A14.A15

Sygrał MYADUP Jest zapam.ętywany przez mikroprocesor 20-2 w rejestrze rodzaju pracy 20-30 dla wskazania pracy w stanie ładowania lub zwiększania. Podczas operacji inicjalizacji początkowej lub testowania logicznego liczniki są początkowo ładowane równolegle bajtami, a następnie ich zawartość jest kolejno zwiększana wraz z odczytywaniem przez rejestr adreso! 20-41 danych z pamęci ROM 20-39 w celu przesłania ich do rejestru danych wyjściowych 20-14.

Synchronizację licznika wykonuje sygnał zegarowy MYADCK podawany na zacisk zegarowy każdego licznika 20-34. Sygrał MYADCK uzyskiwany Jest z opóźnionego sygnału potwierdzania BSACKR.

Rejestr danych wejściowych 20-16 Jest wykonany z czterech rejestrów 74S374. Rejestr adresu wejściowego 20-36 Jest wykonany z czterech rejestrów 74L3374, a rejestr sterowania 20-12 wejściem Jest wykonany z dwu rejestrów 74LS374, rejestru 74LS374 i rejestru 74LS823. Rejestr 74LS723 odbiera osiem sygnałów szyny BSYELO, BSBYTE, BSDBPL, BSDBD, BSSHBC, BSLOCK, BS^RI i BSMTRSF, które sterują rozkazami urządzenia SMF 20 wysyłanymi na szynę systemową 2.

Ładowanie wszystkich powyższych rejestócw wejściowych 20-16, 20-36 i 20-12 odbywe się pod kontrolą sygnału zegarowego MSIFCK generowanego przy spełnieniu trzech warunków:

1. Układy logiczne 20-18 żądania dostępu do szyny i sterowania odpowiedzią działają Jak urządzenie podporządkowane i akceptują sygnał rozkazu potwierdzenia BSACKR lub sygrał BSSHBC rozkazu drugiej połówki cyklu szyny z szyny systemowej 2.

2. Układy sterowania odpowedzią 20-18 stwierdzają przekroczenie czasu 3' mikrosekund podczas testu okablowania.

3. Urządzenie SMF 20 akceptuje siebie w modzie testowania.

Trzydziestoowubitcwe sygnały danych z rejestru danych wejściowych 20-16 są dostarczane do komparatora 20-20 podczas wykonywania testu drałowania. Sygnały danych są podawane również do multipleksera MUX 20-17 dla wykonywalna pod kontrolą mikroprocesora 20-2 równoległych przesłań bajtowych na szynę danych 20-52. Wyjjcia muHipleksera tMJXX0-17 są odblokowywane przez sygnał ENBL2X określony przez ustępujące wrażenie boolowskie:

A0.A1 .A2.7.a5.A8.A9.A10.7T,M1,MReQ

Wybrania układu MUX 20-17 dokonują sygnały REGSLO, REGSL1 i RECGL2. Οότ^^βάβ jące im wyrażenia boolowskie są następujące:

REGS LOo/e NBL2X/A1 2. A13.TK. ♦ A^TT·. 75+A12. A14.TT/+EriBL2X. A15/RD

REGSL1«/E^IBL0X/A10.73. A14. A12. A13/+ENBL2X.A14/RD ^(^^2o^EN^I^0^ .A13/^n^i^NBLŹC. A13/RD

Sygnały wyjściowe czterech rejestrów, tworzących rejestr adresu wejściowego 20-36 są podawane na szynę danych 20-52 ddp¢diiednid pod kontrolą sygnałów RD024, RODDO5, RDD026 i RD027. Sygnał M0IPCK wpisuje sygnały adresów do rejestru 20-36.

Wyrażenie boo^o^^k.ie dla sygnału RDID)2X, gdzie X zmienia się od 0 do 7 ma postać następującą:

E^ffiB20.RDIA12.A13.A14.A15 gdzie wartość binarna:

Α13.Α14.Α15-Χ

IWkroprocesor 20-2 zapamiętuje bajty adresu, danych i rozkazu otrzymane z szyny danych 20-52, przesyłając Je do określonych miejsc pamięci RAM 20-45 do dalszych działań pod nadzorem programu.

Podane niżej sygnały sterujące są wykorzystywane Jako część rozkazów wysyłanych i otrzy myta nych przez SMF 20 z szyny systemowej 2.

161 157

BSYELO /żółty/

Sygnał ten, w przypadku gdy me wartość prawda w drugiej połówce cyklu szyny wskazuje, że towarzysząca mu przesłana informacja była poprawiana. Określa to wystąpienie błędu programowego i zwraca uwagę na prawdopodobną celowość przeprowadzenia czynności serwisowych, zanim zaistnieje uszkodzenie sprzętowe. Sygnał ten Jest wykorzystywany przez pamięć główną 10 do 12, która w odpowiedzi na sygnał czytania informuje o błędzie, który został wykryty i skorygowany.

W przypadku, gdy sygnał ten ma wartość prawda w czasie żądania odczytu pamęci powoduje ograniczenie żądania odczytu. Odypwiedź na żądanie odczytu, gdy sygnał BSYELO ma wartość prawda, zależy od angażowanej pamięci i adresu.

w przypadku, gdy wartość prawda występuje podczas wysyłania przez MSF 20 rozkazu do CSS 3-5, sygnał BSYELO identyfikuje rozkaz urządzenia SMF 20 Jako źródło błędnego sygnału BSMREF wskazując, że doprowadzenia adresu zawierają adres kanału i kod funkcji.

BSBYTE /Bajt/

Sygrał ten w przypadku, gdy mm wartość prawda wskazuje że real-izOT^ane przesłanie Jest przesłaniem bajtu a nie przesłaniem słcwa.

BSDBWD /Podwójne słowo/

Sygnał ten wraz z BSDBFL podczas żądania odczytu wskazuje, ilu słcw danych oraz w Jakim forracie oczekuje się z pamęci głównej 10 do 12. Podczas cykli odpowedzi odczytu /z pamęci do urządzenia żądającego/ sygnał BSDBWD wal^zi^je, czy na szynie systemowej 2 znajduje się jedno czy też dwa sł<wa danych.

Przy żądaniu zapisu sygnał ten Jest wykorzystywany w połączeniu z BSA523, BSBYTE i BSDBPL do identyfikacji, jaka kombirnicja bajtów 32-bltcwagz operandu powinna być zapisana do pernięęi.

BSDBPL /podwójne ciągnienie/

Sygnał ten Jest używany w połączeniu z BSDBWD. Podczas cykli odpcwiedzi odczytu sygnał BSDBPL wskazuje, czy otrzymany element Jest ostatnim czy me jest ostatnim żądanym elementem danych.

BSSHBC /Druga połówka cyklu szyny/

Sygnał ten może służyć do identyfikacji drugiego cyklu szyny Jako odpowiedź na żądanie odczytu .lub jako informacja do zapalenia lub gaszenia zamka w połączeniu z BSSOCK.

DSLOCK /Zanak/

Wartość prawda tego sygnału oznacza, że cykl ten Jest uzależniony od stanu przerzutnika zamka w mz^ιULa podporządkowanym, zwykle w pamięci głównej 10 do 12, wskazuje, że w tym cyklu zachodzi test cwanie i zapalanie wzf^].ędm.e gaszenie przerzutni^ka zamka w powiązaniu z BSSHBC dla zsynchronizowania procesów systemu.

BSWRIT /Zapis szyny/ wartość prawda tego sygnału wskazuje, że przesłanie odbywa się od modułu głównego do podporządkowanego. Jeżeli podczas przesłania sygnał mm wartość fałsz molu! główny żąda inforracji od modiutu podporządkowanego. Informacja o tym, kiedy to stanie się mooiiwe, będzie dostarczona jako oddzielne przesłanie.

BSMWSF /Poszukiwanie w parniej/

Wartość prawda tego sygnału wskazuje, że na przewodach adrescwych znajduje się adres pamięci. W przypadku, gdy sygnał ma wartość fałsz oznacza to, że na przewodach adresowych znajduje się numer kanału i kod funkcji.

BSREDL /Czytaj z lewej/

Wartość prawda sygnału oznacza, że informacja w towarzyszącej operacji przesłania jest błędna. Sygnał jest wykorzystw^anY przez pamęć w odpowiedzi na rozkaz czytania do wskazania nienaprawialnego błędu w skrajym prawym odesłanym słowie /w przypadku gdy dwa słcwa są odsyłane równolegle/.

161 157

BSLKNC /Zamek; brak cyklu pamięci/

Sygnał ten Jest istotny tylko przy żądaniu odczytu, zaiklętej pamięci /BSLOCK ma wartość prawda/. Wartość prawda sygnału oznacza polecenie zakazu wykornenia w pamięci aktual nie żądanej operację odczytu, podczas gdy w tym samym czasie dopuszczalne jest wykonywanie innych operacji związanych z żądaniem. Odpcwiedź na żądanie BSACKR lub BSNAKR będzie taka sama niezależnie od tego, czy BSLKNC ma wartość prawda czy fałsz mogą być wykonywane operacje zapalania, gaszenia i testowania przerzutnika ^mi^ci głównej 10 do 12. Praca cykliczna rodułu paimęci zostaje zabroniona, nie występuje druga połówka cyklu szyny paimęć nie me że stać sic zajęta.

BSRINT /Powtórzenie przerwana/

Sygnał ten Jest zwyKLe wysyłany przez podsystemy CSS3 do 5 /w niektórych przypadkach im>że być wysłany przez SMF 20/, które znajdują się w stanie oczekiwania na przyjęcie przerwerl.a. Po odsłonięciu przez Jedno lub kilka wcześniejszych żądań przerwania, są one gromdzone na stosie w kontrolerach 14-16 urządzeń peryferyjnych. Po stwierdzeniu poprawnego przesłania BSRINT kontrolery te usiłują ponownie wysłać przerwanie do podsystemów CSS 3 do 5 /co może spowodować inną odpowiedź NAAK/.

Należy stwierdzić, że sygnał ten jest traktowany przez odbierające kontrolery peryferyjne 14 do 16 jak sygnały asynchroniczne, jednak nadawca sygnału BSRINT musi być zsynchronizowany z cyklem szyny systemowej 2 dla uniknięcia sytuacji, w której na szynie systemowej systemu wieloprocesorowego może być aktywne więcej niż jedno źródło.

Sygnał BRSINT musi być utrzymywany przez co najm-lej 100 nanosekund i może powodować nienormalne zachowanie systemu związane z postrzępmy m tylnym zboczem przełączania sygnału BSRINT.

BSFWON /włączone zasilanie szyny/

Ten asynchroniczny sygnał ma normanie wartość prawda woówwzas, gdy wszystkie źródła zasilania pracują poprawme i gdy temperatura wewnątrz obudowy znajduje się w dopuszczalnych warunkach eksploatacji. Sygnał przyjmuje wartość fałsz gdy działanie systemu Jest zagrożone, to jest występuje błąd sterowania zasilaniem, przeciążenie, alamuowy poziom wzrostu temperatury itp./.

Sygnał BSFNON normlne jest generowany w urządzeniu SMF 20 na podstawie informacji dostarczanych przez system zasilana 22, lecz w niektórych przypadkach noże być wytworzony w określonych kontrolerach kllunlikacyJoylh 20-6 i 20-8 dla symulacji powrotu systemu ze stanu wzbuizama linii przez imduł główny. Podczas procesów przejściowych przy włączaniu zasilana dodatnie zbocze sygnału BSPO wskazuje, że zostało podane zasilanie systemu i staje się stabilne i należy wykonać mcjalizację systemu. Poprzedzający ioicjalizację stabilny stan włączenia zasilania wskazuje, na stabilny zespół warunków działania systemu. Po wykryciu uszkodzenia lub warunku wyłączone zasilanie, sygnał BSP^ON będzie wyłączony, w związku z czym wszystkie kontrolery peryferyjne 14 do 16 muszą zakończyć wszystkie przesłana na szynie i wykonać S8πmlnicljlizaljc dla uJlllZlwiena podsystem CSS 3 - CSS 5 zapamiętania stanu systemu i informacji zwrotnej w pamięci głównej 10 do 12 /pamięć musi być nielotna dla zachowania warunków ponownego startu/. Dla zachowania informacji o stanie systemu moomnt przejścia sygnału BSP^ON dla staou fałsz musi wyprzedzać motmnt utraty parametrów opięcia stałego o co ujmn^j 3 mlllίκkunay, a kontrolery pamięci muszą wejść w stao ochronny /niedopuszczalne są cykle szyy/ o 2,5 do 3 milisekund po wykryciu uszkodzena.

BSACKR /potwierdzene/

Moduły podporządkowane sygnalizują modułowi głównemu, że przesłanie jest potwierdzone, nadając sygnałowi wartość prawda.

BSNAKR /Brak potwierdzenia/

Moduł podporząoikowaiy sygnalizuje modułowi głównemu, że przesłanie zostało odrzucone,

161 157 nadając sygnałowi wartość prawda·.

BSf-AIT /Czetej/

Moduł podporzidikcwany sygmlizuje modułowi głównemu, że przesłanie Jest chwilowo odrzucone nadając sygnałowi wartość prawda.

BSDCNN Ąfykonywąny cykl danej/

Gdy sygnał ma wartość prawda oznacza to, że szczególny moduł główny przeprowadza przesłanie szyną systemową 2 i uimeścił informację na szynie systemowej 2 do wykorzystania przez szczególny moduł podporządkowany. Giy sygnał ma wartość fałsz, 3zyna systemcwa 2 nie Jest wzbudzona lub znajduje się pomiędzy cyklami szyn/.

BSMCLR /Zeruj główny moduł szyny/

Ten sygnał asynchroniczny ma normlnie wartość fałsz i przyjmuje wartość prawda, gdy wykryty zostaje warunek systmmcwy wyragpjący całkowitego przerwania działania systemu i wykoranie przez SMF 20 oparacji Halt, Restart lub Recoott. Źródłami sygnału BSMCLR są z^kle sekwencje włączania zasilania i przycisk zerowania na pulpicie sterowania /oba stępują w SM¹/, lecz mogą pochodzić z określonych kontroleów komunilkcyjnych zdolnych do przejęcia obciążenia linii od dołączonego modułu głównego.

w przypadku, gdy BSMCLR ma wartość prawda, wszystkie Jednostki dołączone do szyny systemowej 2 powinny być inicjalizowane. Ponadto Jednostki, które mogą to uczynić, powinny wykonać swoje testy OLT. Fozytywne zakończenie te sów QLT sygnalizowane jest po otrzymaniu przez SMF 20 sygnału BSOLTA.

BSRESO /Kwalifikacja odpwiidzi/

Sygnał ten jest wysyłany w powiązaniu z sygnałem BSACKR dla wstezann wdi^owi nadrzędnemu żądającemu dostępu do szyny, że moduł podporządkowany Jest sprawdzany pod względem funKcjonannym i reaguje poprawnie. Odpwiedź może być ^niKie^m trzech rodzajów żądań:

- żądanie czytania, którego wynikiem może być cykl pobrania z szyny /dwa słowa, druga połowa/, wskazywana wartością BSDB^WD - prawda/;

- żądanie zapisu polegające na próbie zapisu danych BSDT16 - BSDT31 /wartość BSDB^WD - prawda/;

- żądanie odczytu, które próbuje zamknąć i otworzyć pamięć lecz Jej pracy cyklicznej /3ygnalioawan3 BSLKNC - prawda/.

Układy sterujące żądaniem dostępu i odpwiedzią szyny systerawej 20-18 zawierają układy Konnroli jednostki głównej umodiwia jące przekazanie sterowania szyną syserniiwą 2 urządzeniu SMF 20 i wysłanie rozkazu SMF 20 lub odpwiedzi ng ten rozkaz do jednostki poodporządkowanej za pośrednicwoem szyny systemowej 2.

Fo^ewaz 3MF 20 ma najwyższy priorytet dostępu do szyny systemowej 2, w przypadku gdy SMF 20 żąda dostępu do szyny systemowej 2 zostaje on przyznany w następiyym cyklu po zakończeniu bieżącego cyklu szyny. Układy logiczne 20-18 generują sygnał MfDCNN, które są dostarczane do wzmcniaczy 20-66 , 20-62 i 20-72 w celu umieszczenia danych, adresu i informcji sterującej na szynie systemowej 2. Uołady logiczne 20-18 wysyłają również sygnał szyny BSDCNN na szynę systmiową dla wskazania wszystkim pzdsyseemoe, że szyna sysemnowa 2 Jest zajęta.

Teraz układy logiczne 20-18 oczekują na Jedną z wielu odpwiedzi szyny systemowej 2. Możliwe są następujące odpwiedzi:

1. w ciągu 3 jus nie odebrana zostaje żadna odpowiedź.

2. Odebrana zostaje odpwiedź czekania /BSNIT/.

3. Odebrana zostaje odpwiedź braku potwierdzenia /BSNAIKt/.

4. Potwierdzone nie wykorwnie cyklu /LKNC/ wskutek zamuinęcia /BSLKNC/ /BSACKR/.

5. Potwierdzenie /BSACKR/ zapisu /zapis Jednego słowa lub sygnał BSREiSO.

6. Potwierdzenie /BSACKR/ zapisu /podwójne słwo i brak BIRSSOO.

7. Potwierdzenie cyklu czytania /BSACKR/.

161 157

Układy logiczne 20-18 kończą cykl szyny systemowej 2 1 ponowicie żądają dostępu do szyny systemowej 2 w przypadku, gdy odebrane były sygnały BSWAlT lub BSiNAKR, lub Jeśli otrzymtno sygnał BSACKR przy żądaniu zapisu podwójnego słowa.

W skład układów logicznych 20-18 wchodzą układy logiki sterowania Jednostką podporządkowaną. Układy te są pobudzane w przypadku oczekiwania na drugą połowę cyklu szyny w odpowiedzi na rozkaz czytania w^ai^Bny przez SMF 20 do pamięci głównej 10-12, podsysemm<w CSS 3 - CSS 5 lub kontrolerowi peryferyjnych 14-16. Układy logiki sterewania Jednostką podporządkowaną są wzbudzane również w&czas, gdy w cyklu szyny znajduje się heksadecymalna wartość OF numru kanału SMF 20. Druga połowa cyklu szyny jest akceptowana przez

SMF 20, Jeżeli nie występują sygnały błędu i urządzenie SMF 20 nie wysyła przez szynę systemową do Jednostki nadrzędnej potwierdzenia BSACKR.

w przypadku, gdy zaakceptowana Jest druga połowa cyklu szyny, sygnały z układAf sterowania rejestrem rodzaju pracy lub zmiejszają zawartość liczniKa adresu wyjściowego 20-34 zależnie od przesyłanej liczby słów danych, jak wskazuje to sygnał sterowania szyną BSDEWD.

Urządzenie SMF 20 może zaakceptować rozkaz, który nie był żądany w przypadku, gdy nurer kanału ma heksadecymlną wartość OF, nie występują błędy parzystości, nie odbywa się druga połowa cyklu szyny /BSSHBC ma wartość fałsz/, sygnały szyny adresowej zawierają kod funkcj i numer kanału /BSMREF ma wartość fałsz/, a kod funkcji jest legalny dla urządzenia SMF 20 Urządzenie SMF 20 odpowiada przez szynę sysoeen^ową 2 sygnałem potwierdzenia BSACKR, sygnałem braku potwierdzenia BSNAKR lub ignoruje rozkaz przy wystąpieniu błędu parzystości lub nielegalnego kodu funkcji.

Interfejs ADI 33 sprzęga kanał B kontrolera komunn/ŁBcyjnego 20-6 z urządzeniem pomocniczym 32. Jest to staidlardtwy interfejs EIA RS-232C typu Z o częstotliwości przesyłania danych do 1200 bodów. Typowymi sygnałami interfejsu są sygnały przesłania danych, odebrania danych, gotowości danych, żądania przesłania.

Interfejs CAI 31 łączy kanał A kontrolera komunikacyjnego 20-9 z adapterem konsoli 30. InterfeJeern tym może być asynchroniczny interfejs RS 232C lub asynchroniczny interfejs RS 422. Sygnałami interfejsu RS 232C są sygnały przesłania danych, odebrania danych, przygotowania do przesłania, gotowości danych. Sygnałami interfejsu RS 422 są sygnały przesłania danych, odebrania danych i sterowania strumieniem danych.

Interfejs RIO 37 sprzęga kanał A kontrolera komunnkacyjnego 20-6 z konsolą zdalną 2.

Interfejs RfD 37 realioowany Jest za pomocą typowego modemu 36, jak opisano tc przy dyskusji fig. 1.

Interfejs DTI 29 sprzęga kanał B kontrolera komunikacyjnego 20-8 i jest zbudowany identycznie z inteffeseem CAI 31.

Jako kontrolery komurnkacyjne 20-6 i 20-8 wykorzystano układ kontrolera z szeregowym wejściem/wyjściem typu Zilog z 80 S/o/o opisany we wspominanej książce Zilog Gold Book.

Kon^olery kgmunikacy jne 20-6 i 20-8 przerywają działanie mikroprocesora 20-2, korzystając ze wspólnej linii przerwań.

Mikroprocesor 20-2 odpowiada na przerwanie wysłaniem sygnałów z wyjść M i IORQ jak również sygnałów A14 i A15. Konnroler przerwań 20-6 lub 20-8 odpowiada wysłaniem statusu na szynę danych 20-58. W wczas mikroprocesor 20-2 przełącza się na wykonanie procedur programowych wykorzystujących status do prowadzenia działań. Typowymi funkcjami wykonywanymi przez oprogramowanie w odpwiedzi na sygnały statusu kontrolera komunńkacyjnego 20-6 20-8 są funkcje: przesłanie do oczyszczenia bufora, mana rozszerzenia statusu, zezwolenie na odebranie znaku, specjalne warunki odbioru.

Na figurze 3 l8mieszclgio formaty i informacje przesyłane przez szynę systerawą 2 z CPU4 - CPU 26 do SMF 20. Na fig. 4 zamieszczono formaty informacji przesyłane przez szynę systemową z SMF 20 do CPU 4 - CPU 26. Podano informację pojawiającą się na szynie danych

161 157

2-4, szynie adresów 2-6 i niektóre sygnały sterujące pojawiające się na szynie sterowania 2-2.

Jak podano na fig. 3, urządzenie SMF 20 może odbierać dowolny z wielu rozkazów wysyłanych z jednostek CFU w CSS 3 - CSS 5, jak również odbierać dowolną z odptwiedzi jednej z jednosten CPU wysyłanych w odpowedzi na rozkaz zainicjowany przez SMF 20. '* przypadku, gdy rozkazy i odp<owedzl BSMFEF mją poziom niski oznacza to, że na liniach adresowych znajduje się nuim>r kanału i kod funkcji. Każda Jednostka w systemie DPU 1 rozpoznaje i odpowiada na ten szczególny nuimr kanału. Urządzenie SMF 20 ma przyporządkowany numr kanału o wartości heksadecymalnej OF. Każdej jednostce CPU 4 - CPU 26 jest przyporzźdktcwany indywidualny nuirnr kanału.

Z chwilą rozpoznania przez Jednostkę swojego numru kanału wysyła ona odpowiedź w celu potwierdzenia lub niepotwierdzenia przyjęcia rozkazu. W przypadku, gdy Jednostka wysyła sygnał BSACKR potwierdzający otrzymanie rozkazu lub odpowiedzi, Jednostka ta działa zgodnie z nim, to Jest wykonuje działania określone przez kod funkcji.

Urządzenie SMF 20 może odebrać rozkaz z ładowania budzika LOAD Witt. Sygnały BSADE8-17 na szynie adresowej 2-6 zawierają heksadecymalny numr kanału OF stanowiący adres urządzenia SMF 20. Heksadecymalny kod funkcji 11 oraz sygnały BSAD18-23 na szynie adresowej 2-6 powodują ustawienie interwału budzika określonego przez sygnały BSDT16-31 na szynie danych 2-4. Sygneły BSTH0-09 na szynie danych 2-4 identyfikują nuirnr kanału jednostki CPU, która zainicjowała rozkaz ładowania budzika. Sygnał BSWRI1 wskazuje, że rozkaz ładowania budzika w zegarze system»ym 20-32 stanowi operację pisania. Zatem wartość interwału budzika zostaje załadowana do zegara sy3teejwtgj 20-32.

Symbol K w dowolnym polu oznacza stałą i nie ma żadnego znaczenia dla Jednostki przeznaczenia .

Rozkaz czytania budzika R*A1 Wdt identyfikuje kod funkcji o heksadecymlnej wartości 10 i sygnały BSA18-23 na szynie adresowej 2-6. Rozkaz READ WD1 był wysłany przez jednostkę CPU określoną sygnałami BSW10-09 na szynie adresowej 2-4. W tym przypadku urządzenie SMF 20 odpowiada na heksadecymalny nuirnr kanału OF, sygnały K5AD0-18, na szynie adresowej 2-6 i żąda bieżącej zawartości budzika. Sygnał BSWRI1 określa operację czytania.

w drugiej części cyklu szyny SMF 20 wysyła odpowiedź budzika SHBC WD1 stanowiącą odpowiedź na rozkaz READ ^WD1 otrzymany poprzednio przez SMF 20. Odpowiedź ta jest wysyłana do jednostki CPU zidentyfikrwanej nuwrem kanału i sygnałami BSAD0-17 wysłanymi na szynę adresową 2-6 przez SMF 20. Sygnały BSD1 16-31 na szynie danych 2-4 identyfikują bieżącą wartość budzika wysłaną przez SMF 20. Sygnał BSSMBC sygnalizuje drugą połowę cyklu szyny. Sygnał BSWRl sygnalizuje operację zapisu do zegara systemkwego 20-32. Należy zauważyć, że sygnały BSOTi(X)-09 rozkazu READ Wn podawane na szynę danych 2-4 i określające nurcr kanału źródłowej Jednostki CPU stanowią nuirnr kanału przeznaczenia sygnałów BSAD8-17 pojawiających się na szynie adresowej 2-6 przy wykonywaniu rozkazu SHBC *D1.

Podobnie do rozkazów i odpmwedzi budzika działa rozkaz ładowania zegara czasu rzeczywistego /LOAD RTl/, którego kod funkcji mm wartość heksadecymalną 13, rozkaz czytania zegara czasu rzeczywistego READ R1C o kodzie funkcji 12 i druga część cyklu szyny odpowedzi zegara czasu rzeczywistego SMBC RCT.

Kod funkcji o wartości heksadecymlnej 15 identyfikuje rozkaz SMFQL1 i wskazuje, że SMF 20 powinien zaini^cowiać operację testuwania QL1 Jednostki CPU inicjalizującej rozkaz zgodnie z sygnałami BSDT10-09 na szynie danych 2-4.

Kod funkcji o helsadecymlnec wartości 3E identyfikuje rozkaz czytania górnej połówki zegara dobowego READ MS 1OD i wskazuje, że sygnały BSH10-09 wysłane na szynę danych 2-4 przez jednostkę CPU oznaczają żądanie przesłania wartości najbardziej znaczących cyfr zegara dobowego w zegarze s^emiowi^/m 20-32.

161 157

Ol]pwiedź urządzenie SMF 20 sygnałem SHBC TOD MS na rozkaz READMSTOD powołuje przesłanie najbardziej znaczących cyfr zawarrości zegara dobowego do żądanej Jednostki CPU zgodnie z sygnałem BSDT 00-31 na szynie danych 2-4.

Rozkaz czytania najmniej znaczącej części czasu dobowego /READ LSTOD/, którego wartość heksedecymalna kodu wynosi 3C, żąda przesłania najmmej znaczących cyfr zawwrtości zegara dobowego do jednostki CPU o numrze kanału źródła.

Odpcwiedź związana z sygnałem SHBC TODLS polega na wysianiu najmniej znaczących cyfr zawartości zegara dobowego za pomocą przekazywanych przez szynę danych 2-4 sygnałów BSDT 00-31 do Jednostki CPU żądającej tej informacji..

Heksadecymalna wartość kodu funkcji wynosząca 17 identyfikuje rozkaz ładowania najbardziej znaczących cyfr, zawartości zegara dobowego /LDAD MS TOD/ co oznacza, że SMF 20 odczyta wea-tości roku, mesiąca, dnia i godziny podane przez sygnały Bó/TDO-31 za pośrednictwem szyny danych 2-4 i zapamięta Je w zegarze syseeoowym 20-32. Kod funkcji o wartości heksadecyralnej 19 określa rozkaz ładcwania najmu.ej znaczących cyfr o zawartości zegara dobowego /LDAD LS TOD/, w wyniku którego SMF 20 otrzymuje cyfry określające minuty i sekundy przekazywane przez sygnały danych BSDT 16-31 w celu aktualizacji czasu dobowego w zegarze systemcwye 20-32.

Kod funkcji czytania statusu o wartości 14 żąda zawartości 32 bitto rejestru statusu, które sa przesyłane do żądającej JednostKi CPU z wykorzystaniem odpiowedzi statusu SHBC za pomocą sygnału BSDT 00-31 podawanego na szynę danych 2-4. Funkcja o wartości kodu 16 żąda wartości pierwszych 16 bitew 32 lewego rejestru statusu przesyłanych zwrotnie za pomocą sygnałów danych BSDT 00-15 w czasie odpowiedzi statusu SHBC. Rejestr statusu tworzą 32 bity w 4 miejscach pamiici RAM 20-44.

Sygnały BSDT 00-15 podają, status zasilania, temperaturę i określają które jednostki CFU są obecne i aktywna. Sygnały BSDT 16-31 wskazują na wszelkie błędy wykryte podczas wykonywania logicznych testto jakości QLT.

Kod heksadecymalneJ funkcji 26 wywołuje rozkaz odczytu identyfikatora READ ID adresowany do SMF* 20 wskazujący, że jedna z Jednostek CPU żąda kodu identyfitacyJnego urządzenia SMF 20. Urziąizenie SMF 20 powinno przekazać heksadecymalną wartość ΧΧΧΧ swojego kodu identyfitacyjnego za pomocą sygnałów BSTOD 00-15 wysłanych na szynę danych 2-4 podczas odpowiedzi SHBC ID. Żądająca informacji Jednostka CPU na podstawie otrzymanego kodu identyfikacyjnego może zarejestrwać konfigurację konkretnego urządzenia SMF 20 dołączonego do szyny systemowej 2.

Na figurze 4 określono rozkazy, które SMF 20 wysyła do CPU 4 - CPU 26. Rozkazy specjalne wysłane przez SMF 20 rają najwyższy priorytet. SMF 20 generuje wysoki poziom sygnału BS7EL0 i niski poziom sygnału BSMREF oraz umeszcza je na szynie systemowej 2 dla wskazania, że to urządzenie SMF 20 generuje rozkaz specjalny. Urządzenie generuje również standardowe rozkazy czy tania/pisania do pamiici głtonaj 10-12 i kontrolerto 14-16.

Rozkaz CPU OLT, którego kod funkcji mi wartość heksadecymalną 27, jest wysyłany do CPU o nuimrze kanału określonego przez sygnały BSAD 08-17 na szynie adresowej 2-6 i żąda wykonania logicznych testto Jakości QLT. Sygnały BSDT 00-09 na szynie danych 2-4 identyf fikają SMF 20 Jako źródło rozkazu, wysyłając heksadecymalny numer kanału OF.

Inicjalizacja rozkazu stop CPU następuje w wyniku wciśnięcia przycisku STOP na konsoli ekranowej 34 lub w przypadku pracy w trybie zdalnego serwisowania na konsoli zdalnej 42 każdej aktywnej jednostki CFU. Sygnały BSAD 08-17 na szynie adresowej 2-6 identyfikują numer kanału wszystkich aktywnych Jednostek CFU. Te aktywne Jednostki CPU mogą zatrzymać wykonywanie rozkazów w przypadku otrzymania rozkazu STOP CPU, którego heksadecymalna wartość kodu funkcjonalnego wynosi 23.

Rozkaz STEP CFU Jak wskazuje kod funkcjonalny o wartości heksadecymlnej 29 ustala tryb pracy krokowej adresowanej Jednostki CPU identyfikwanej przez sygnały BSAD 08-17

161 157 określające numer kanału na szynie adresowej 2-6. Adresowana jednostka CPU będzie wykonywać Jeden rozkaz po każdym wciśnięciu przycisku EXECUTR na konsoli ekranowej 34 lub na konsoli zdalnej 42 w przypadku, gdy SMF 20 pracuje w trybie zdalnego serwisowania.

Rozkaz RUN CPU, który ma kod funkcjonalny o wartości heksadecymalnej 20 uruchamia pracę ciągłą wszystkich aktywnych Jednostek CPU identyfiowanych przez sygnały BSA300-17 określające numer kanału na szynie adresowej 2-6. W tym przypadku pomijane są wszystkie rozkazy HALT.

Oerat,or może wprowadzić dane do dowolnego rejestru CPU generując rozkaz Wrc FRC identyfkkwany przez kod funkcjonalny o wartości heksadecymlnej 2B. Sygnały BSCTOO-31 są wpisywane z szyny danych 2-4 do wybranego rejestru określonego przez sygnały BSAD0-07 na szynie adresowej 2-6, do CPU zidentyfik<w,anegk przez sygnały BSA0 08-17, określające numr kanału tego CPU na szynie adresowej 2-6.

Rozkaz CHANGE Wentylkow/any przez kod funkcjonalny o wartości heksadecymlnej 25 pozwą la operatorowi zm.enić dwie cyfry heksadecymalne w wybranym rejestrze CFU w wyniku przesłania cyfr heksadecymalnych za pomocą sygnał! BSDT 24-31 na szynie adresowej 2-4.

Rozkaz RDCPRG jest genenwany przez operatora, a jego kod funkcjonalny o wartości heksadecymlnej 20 wskazuje, że na szynie adresowej 2-6 sygnały BSAD 08-17 adresowanej jednost ki CPU przekazują do SMF 20 zawartość adreswanego rejestru CFU za pomocą sygnał! BSAD 00-07 na szynie adresowej 2-6, przy czym urządzenie SMF 20 ma kanał o numrze heksadecymlnym -F, co określają sygnały BSDT 00-09 na szynie danych 2-4.

Adresowana Jednostka CPU przesyła zwrotnie zawartość adresowanego rejestru za pomocą sygnał! BSDT 00-31 na szynie danych 2-4 kieowanych do SMF 20 identyfkowanego przez nurner kanału BSAD 08-17 w odpowiedzi SHBC READ RC w czasie drugiej połcwy cyklu szyny identyfikowanej przez sygnał BSSHBC. R!nież wy soki poziom sygnału BSAD 22 na szynie adresowej 2-6 wskazuje, że wybrana jednostka CFU znajduje się w stanie HALT, a wysoki poziom sygnału BSAD 21 na szynie adresowej 2-6 oznacza, ze wybrana jednostka CFU została zatryymana przez operatora.

Należy zauważyć, że może wystąpić taka druga połowa cyklu szyny generowanego przez CFU, w której nie jest istotna wartość sygnału BSYELO.

Rozkaz przerwania zegara czasu rzeczywistego RTC INI o wartości heksadecymlnej kodu funkcjonalnego r!nej 2F wskazuje za pomocą sygnał! BSAD 08-17 na szynie adresowej 2-6 określających nurar kanału CFU, że załadowany zegar czasu rzeczywistego w zegarze systemowym 20-32 podczas odejmowania przekroczył wartość zero. Dedykowana jednostka CFU powinna podjąć odpowiednie działania. Należy stwierdzić, że numer kanału źródła urządzenia SMF 20 jest określony heksadecyminą wartością 0300 jak wsmizują to sygnały BSDTC—-15 na szynie danych 2-4. Jednak sygnały BSDTT0-09 określają heksadecymlną wartość -F.

Rozkaz przerwania budzika Wdt ΙΝΓ o wartości heksadecymlnej kodu funkcjonalnego równej 31 wskazują za pomocą sygnał! BSAD 07-17 na szynie adresowej 2-6 określających numer kanału CPU, że załadowany budzik w zegarze systernwym 20-32 podczas odejmowania przekroczył wartość zero i że decydowena jednostka CPU powinna podjąć odpowiednie działania.

Rozkaz zmiany statusu, którego kod funkcjonalny ma wartość heksadecymaIną 33 sygnalizuje wszystkim aktwnym jednostkom CPU, że spełniony jest Jeden lub więcej warunków, mianowicie awaria zasilania RE, błąd temperatury ΤΪ lub błąd zasilania PY jak wskBzują to odpowiednie sygnały BSDT 00, BSDT 01 i 3SDT 02 na szynie danych 2-4. Sygnały BSDT 12 BSDT 15 identyfikują aktywną jednostkę CPU.

^w przypadku, gdy system zasilania 22 wskazuje przez interfejs sterowania zasilałem 21 za pomocą sygnału SYSP^N, że wystąpiło uszkodzenie zasilania, rozkaz zmiany statusu wysyła bit RF do wszystkich aktywnych jednostek CPU. wszystkie aktywne jednostki CPU powinny w sposób uporządkiwany zakończyć działalność w ciągu trzech milisekund.

161 157

V przypadku, gdy system zasilania 22 sygnalizuje przez interfejs PCI 21 za pomocą sygnału FWrYD, te zaszła zm.ana statusu systemu zasilania 22 oznaczająca uszkodzenie, aktywne jednostki CPU otrzymują polecenie kolejnego iniommowania systemu operacyjnego o podjęciu odpowiednich działań, co może być ignorowane, polegać na wstrzymaniu pracy lub zaalarmowaniu personelu serwisowego.

Czujnik temperatury urządzenia SMF 20 sygnalizuje sytuacje, w których osiągnięta została mksymlna temperatura otoczenia /poziom żółty/. Wszystkie aktywne Jednostki CPU są informowane o umożżiwieniu systemowi operacyjnemu podjęcia przewidzianych programem działań, to jest ignorowanie, przerwania pracy lub alannowama personelu serwisowego.

Rozkaz nie podejmowania działań 1 odłączania od linii, którego kod funkcjonalny ma heksadecymalną wartość 21 poleca wskazanej jednostce CPU; której numr kanału określony przez sygnały BSAD 08-17 na szynie adresowej 2-6, aby odłączyła się od systemu do chwii, w której SMF 20 oczyści rejestr syndromu wskazanej Jednostki CPU.

Trzydziesoochiubitiwy rejestr syndromu /nie pokazany/ przechowuje informację o statusie systemu DPU 1 określający stan pamięci głównej 10-12, kontrolery peryferyjne, 14-16, podsystemy CSS 3-5, szyny systemowej 2.

Rozkaz przerwania z SMF do CPU, którego kod funkcjonalny ma wartość heksadecymalną 3F, przerwa działanie jednostki CFU, której numer kanału określają sygnały BSADJ0-17 na szynie adresowej 2-6. Zachodzi to podczas operacji tesowania logicznego QLT i m na celu wykonanie funkcji określonych przez sygnały adrestwe BSAD 00-07. Funkcje te obejmują różne części pamęci asocjacyjnej wybranej jednostki CPU.

Na figurze 5 zamieszczono schemt blokowy działania oprogramowana urządzenia SMF 20 wykonywanego przez mikroprocesor 20-2. Dyspozytor zadań 20-100 wykonuje w kolejności szereg procedur programowych. Dyspszytor zadań 20-100 ustala wykonanie kolejrego zadania każdoraz<wż co 10 milisekund. Zegary systemowe 20-32 generują sygnał przerwania co 10 m^isekund. Miiu-opOcesor 20-2 odpowiada na przerwanie i prosi zegary sysenniwe 20-32 o informcję sterującą, która jest posyłana do mikroprocesora 20-2 przez szynę danych 20-52. Mikroprocesor 20-2 generuje adres zawierający wskaźnik konkretnej procedury obsługi przerwania. Po wy kowaniu procedury mikroprocesor 20-2 wraca do punktu, z którego była ona rozpoczęta.

Frocedura programowa 20-200 wprowadza status urządzenia SMF 20 na linę 25, która odpowiada dolreęmu wierszowi monitora ekrancwego konsoli ekranowej 34, zdalnej konsoli 42 i Jest również drukowana przez urządzenie pomocncze 32. Wyś^wetlana informacja zawiera:

- status SMF 20, informacja o stanach i rodzaju pracy;

- informacje z pulpitu sterującego systemu DPU 1;

- informacja modu serwisowego;

- rozkazy i komunikaty SMF 20.

Informacja określająca status SMF 20 wskazuje, która Jednostka CPU przekazuje informacje ^^i^w^lilane w wierszu 25 i określa, czy wyświetlane informacje wskazują na błąd rozkazu, pracę w trybie sterowania z pulpitu lub trybie obsługi serwisowej oraz ^śwwetla wybrane rejestry jednostki CPU.

Informacja pulpitu sterowania określa zawartości wybranych rejestó<w CPU, wskazuje, że wszystkie aktywne Jednostki CPU wyl^or^ujją rozkazy, sygnalizuje sytuacje, w których system DPU 1 znajduje się w stanie czytania lub pisania do pamęci i sygnalizuje tryb pracy krokowej dla wybranych podsysiem^ów CSS 3-5.

Informacja pulpitu serwisowego i konsoli madu zawiera wskazana o błędach wy stępujących podczas operacji testowana logicznego QLT sygnalizuje nierozpoznane błędy w podsystemach CSS 3-5 przy indagowaniu ich przez SMF 20 i wskazania o programowych i sprzętowych błędach stanu HALT. Pod nadzorem operatora mogą być ^j^w^lalane również zawartości rejestr<w podsystemów CSS 3-5. Rozkazy SMF 20 są dostępne dla operatora umoożiwiając włączanie

161 157 i wyłączanie konsoli zdalnej 42, uruchamianie pracy z wykorzystaniem pulpitu serwisowego i konsoli, aktywowania i deaktywcwania dowolnej Jednostki CPU, zmiany lub m>OyfitecJi parametrów takich jak numr kanału i hasło. Opx:Jorailm.e jest rwniez wyświetlany wiersz 25 w trybie pracy z konsolą w wyniku wyciśnięcia klawisza sterującego i naciśnięcia klawisza klawiatury.

Operatorzy mogą również wyświetlać specyficzne meldunki włączając w ton stan zdalnych połączeń i zmiany trybu pracy.

Procedura programowa 20-202 jest uruchamiana przez konsolę zdalną 42. Fodczes nadzorowanego funkcjonowania operator zdalny przywołuje operatora systemowego i nawiązuje kontakt głosowy. 2 chwilą, gdy operatorzy /sysemmcwy i zdalny/ uruchomią pracę swoich modemów 36 i 33 przy przesyłaniu danych mogą być wykonywane zadania procedur iimrncwych 20-202. Operator sys^tmncwy wprowadza z konsoli ekranowej 34 rozkaz odblokowania rozkazów zdalnych. To inicjalizuje stan gotowości terminala danych i wwoouje żądanie wsiania sygnałów przez SMF 20 dla rozpoczęcia przesłania danych. Z chwilą gdy hasło nadane z konsoli zdalnej 42 zostaje porównane i stwierdzono jego zgodność z hasłem prrachwywanym w pamięci PROM 20-46 następuje dołączenie zdalnej konsoli 42. ściśnięcie określonego klawisza sterującego uaktywnia zdalną konsolę 42 i unieruchamia konsolę ekranową 34.

Przy nienadzorwanym trybie pracy urządzenie SMF 20 odbiera sygnał dzwonka z modemu 36 do przesyłania danych, wytwarza sygnały gotowości terminala danych i żądania przesłania sygnałów, odbiera i sprawdza hasło i ustawia aktywny stan konsoli 42, jak podano wyżej.

Moduł programowy 20-204 wykonuje wewnętrzny test QLT urządzenia SMF 20, przy czym zadanie to każdorazowo jest enlcrallzcvant przez dyspozytora zadań 20-100.

W zadaniach włączone są czynności wyśwcetlαniα na konsoli ekranowej 34 lub konsoli zdalnej 42 takich informcji jak stwierdzenie wykrycia sytuacji niepoprawnych, liczba ostrzeżeń np. o zagrożeniu dopuszczalnej temperatury, parametrew zasilania, błąd wzrostu obciążenia zasilania lub błąd szyny systemowej 2.

Moduł programowy 20-206 przeiwarza nieoczekiwane przerwania QLT otΓyeπywant z oprogramowania QLT przechowywanego w jednej z Jednostek CPU. Zw/Kle mją miejsce żądania wyświetlania iniorMCji QLT na ekranie konsoli 34. Inne żądanie może dotyczyć mnicjalizacji Jednostki pamięci skrytkowej.

Moduł programowy 20-208 reaguje na wszystkie rozkazy operatora, który chce zmienić tryb pracy, uruchomić lub unieruchomić konsolę zdalną 42 i wybrać który rejestr CFU powinien być w^śś^we^ttlony.

Moduł 20-210 jest wywoływany przez moduł 20-204, gdy zadania testu QLT wymgają funkcjonalnej imc jalizacji jednostki CFU niezbędnego do kontynuowania tes^owania jednostek CPU. Wcócczas aktywowany jest mduł 20-210. Po załadowaniu oprogramowania funkcjonalnego do CPU uruchomiony zostaje mcoluł 20-204 i test QLT jednostki CPU pracuje pod kontrolą urządzenia SMF 20.

Dyspozytor zadań 20-100 może w każdym moiKecie przerwać normalne przetwarzanie moduł<ół programowych 20-200 do 20-210 w celu przetworzenia siewa danych.

Mikroprocesor 20-2 jest przerwany przez sygnał przerwania dostarczany do jego wejścia INT. Mkroprocesor 20-2 generuje sygnały Ml i I0RQ, które są odbierane przez urządzenie przerywające, którym może być kontroler ko mumia cyjny 20-6 lub 20-8, Jeden z zegarów systemowych 20-32. Urządzenie przerywające reaguje na sygnały Ml i IORQ wy słaniem informacji o statusie, korzystając z szyny danych 20-58. Typowymi informacjami o statusie mogą być informacje o pustym budorze tΓanemls'/jnym lub o dopuszczalności odebrania znaku. Mikroprocesor 20-2 może wysyłać sygnały adresowe na szynę adresową 20-54 w celu zaadresowania miejsca w pamięci RAM 20-44 dla następnego znaku, który będzie przesłany lub dla zapamiętania znaku odebranego. Mikroprocesor 20-2 odbiera także inne określone informacje o statusie włączając w to sprawdzenie CRC, informację błędrym statusie, liczbę bitew w znaku.

161 157 informacje o asynchronicznym lub synchronicznym trybie pracy.

Dyspozytor zadań 20-100 zawiera moduł programowy 20-101 realizujący bufor cwanie danych przesyłanych z SMF 20 do konsoli ekranowej 34, konsoli zdalnej 42 lub do urządzenia pomocniczego 32. Moduł programowy 20-102 przetwarza przesyłanie danych konsoli ekranowej 34 pomiędzy kanałem B kontrolera kommnżtacyjnego 20-8 i pamięcią RAM 20644. Moduł programowy 20-103 przetwarza przesyłanie danych adaptera konsoli 30 pomiędzy kanałem A kontrolera komunikacyjnego 20-8 i pamięcią RAM 20-44. Moduł programowy 20-104 przetwarza przesyłanie danych konsoli zdalnej 42 pomiędzy kanałem A kontrolera komuuilkcyjnego 20-6 i pamęcią RAM 20-44. programowy 20-104 przetwarza przesyłanie danych konsoli zdalnej pomiędzy kanałem A kontrolera komunikacyjnego 20-6 i pamięcią RAM 20-44. Mocliu programowy 20-103 przetwarza przesyłanie danych urządzenia pomooniczego 32 z pamięci RAM 20-44 do kaułu B kontrolera kdmunnkacyjnegd 20-6. Moduł programowy 20-106 inicjalizuje rozkazy szyny systemowej 2 w przypadku, gdy odejmowana zawartość budzika lub zegara czasu rzeczywistego osi<ga wartość zero. Innymi rozkazami są ładowanie i czytanie budzika, zegara czasu rzeczywistego i zegara dobowego. M-kroppocesor 20-2 reaguje na przerwanie z zegar<w systemowych 20-32 żądaniem słcwa statusu określającego rodzaj przekroczenia czasu. Mikrooroocsor 20-2 ładuje do rejestrów wyjściwych 20-10 , 20-14 i 20-34 informacje z rozkazów RTC INT, ^DT INT wskazanych na fig. 4 i żąda wykonania cyklu szyny systemowej 2 od układ<w 20-18 sterujących żądaniem dostępu i odpowiedzią szyny systemowej 2. Jeśli jednostka CFU jest zajęta, odpowiedź jest umieszczona w kolejce, a dyspazytor zadań 20-100 sprawdza przy w^woami-u, czy w kolejce znajdują się jakiekolwiek rozkazy.

Chociaż wynlazek został przedstawiony i opisany w ddruesęeiin do Jego zalecanego wykonania, dla specjalistw jest zrozu^iii^»», że nogą być wprowadzone wspdlri.aie wyżej Jak i inne znany dotyczące kształtu i szczegółów wykonania nie naruszające idei i zakresu wynalazku.

161 157

5.

FLig-. 4.

PF

TY

PY

B S H R E F

B S W R I T

B s L D c X

B s s H B C

B s D B W D

B s D B P L

B s B Y T E

B s Y E L D

B s R I N T

B S L K N C

B S R E D L

B S R E D R

24

3,

DD

OT

D8 17

18 23

D9

1D

15

16

23

24

3

D

1

D

D

1

1

D

X

D

D

D

D

X. .

X

X

X

SMF CHAN # OOFH

11 DWDD1

X..

X

16

D

D

D

D

1

1

D

X

X

X

X.

X

SMF CHAN #OOOFH

1D DWDDD

I<

X

SHBC WDT

D

1

D

1

1

1

D

D

X

X

X

• X

l<

X...

X

D

1

D

D

1

1

D

X

X

X

X

X

SMF CHAN # OOFH

13 D1DD11

X..

X

16

D

D

D

D

1

1

D

X

X

X

X

X

SMF CHAN #OOOFH

12 D^DW

I<

X 16

SHBC RTC

D

1

D

1

1

1

D

D

X.

X

X.

X

l<

X

X

16

SMF OLT

D

1

D

D

1

1

D

X

X

X

X

X

SMF CHAN # OOFH

15 D1D1D1

X

D

D

D

D

1

1

D

X

X

X

X.

X

SMF CHAN * OOFH

3E 11111D

l<

X

SHBC TOD MS

D

1

D

1

1

1

D

D

X .

X

X...

X

l<

D

D

D

D

1

1

D

X

X

X

X

X

SMF CHAN # OOFH

3C 1111OD

l<

X

SHBC TOO LS

D

1

D

1

1

1

D

D

X

X

X ..

X

l<

D

1

D

D

1

1

D

X

X .

X

X ..

X

SMF CHAN # OOFH

17 D1D111

D

1

D

D

1

1

D

X

X .

X

X. .

X

SMF CHAN # OOFH

19 D11DD1

X.

X

X.

X

D

D

D

D

1

1

D

X

X

X

SMF CHAN # OOFH

14 Q1D1DD

I<

D

1

D

1

1

1

D

D

X.

X

X..

X

l<

D

D

D

D

1

1

D

X

X .

X

SMFCHAN # OOFH

16 D1D11D

l<

D

D

1

1

1

D

D

X .

X

X ..

X

l<

X

D

D

D

D

1

1

D

X

X

X

SMF CHAN # OOFH

26 KKWD

l<

SHBC ID

D

1

D

1

1

1

D

D

X

X

X. .

X

l<

SMF ID

X

F^Lg 3.

161 157

Έϊ'ί.σ. 2. ( 2— Z) sm

BSAO00-31

161 157

161 157

Departament Wydawnictw UP RP. Nakład 90 egz. Cena 10 000 zł

Claims (1)

1. Zastrzeżenie patentowe

   Urządzenie wieloprocesorowego przetwarzania danych zawierające szereg procesorów z Jed nostkami centralnymi, pamięci głównych, kontrolerów peryferyjnych z Jednostkami sterującymi urządzeniami peryferyjnymi oraz urządzenie zarządzania, połączonych szynami interfejsowymi ze wspólną szyną systemową, znamienne tym, że urządzenie zarządzania /20/ zawiera znane powiązania mikroprocesora /20-2/ zę współpracującymi z nim pamęciami ROM /20-38/ i RAM /20-44/ oraz kontrolery kommuiikcyjne /20-6, 20-8/ współpracujące ze znanymi układami adaptera konsoli /30/, urządzenia pomocrdczego /32/, mordtora ekranowego /34/ i modemu /36/, w którym do szyny danych /20-52/ urządzenia zarządzania /20/ są dołączone, usytuowane centralnie w urządzeniu wieloprocesorowego przetwarzania danych, czujnik temperatury /20-40/, aystem zasilania /22/, układy /19/ logicznych testów Jakości QLT dołą· czania i poprawnego działania wszystkich modułów urządzenia wieloprocesorowego przetwarzania danych i synchroidzatory /20-32/, przy czym mikroprocesor /20-2/ łączy układy /19/ logicznych testów Jakości QLT i synchronizatory /20-32/ z szyną systemową /2/ poprzez szynę interfejdwą /2-10/ z najwyższym priorytetem.