PL160064B1

PL160064B1 - Sposób i uklad do cyfrowego pomiaru modulu impedancji petli zwarciowej PL

Info

Publication number: PL160064B1
Application number: PL27801389A
Authority: PL
Priority date: 1989-02-28
Filing date: 1989-02-28
Publication date: 1993-02-26

Description

Przedmiotem wynalazku jest sposób i układ do cyfrowego pomiaru modułu impedancji pętli zwarciowej. Wynalazek ma zastosowanie w metrologii elektrycznej, w szczególności do pomiarów skuteczności ochrony przed porażeniami poprzez stosowanie zerowania, jak również do pomiaru impedancji wewnętrznej źródła napięcia zmiennego.

Klasyczne sposoby pomiaru impedancji pętli zwarciowej polegają na pomiarze prądu płynącego w pętli i pomiarze zmiany napięcia występującego na obciążeniu pomiarowym. Wadą tych sposobów jest pośredni sposób pomiaru jak również wpływ wahań napięcia na dokładność pomiaru.

Do innej grupy należą sposoby oparte na bezpośrednim pomiarze różnicy lub stosunku napięcia w dwóch półokresach lub całych okresach napięcia sieci badanej w stanach obciążonym i nieobciążonym. Do tej grupy należy sposób znany z patentu polskiego nr 132086. Polega on na tym, że w jednym krótkim odcinku czasu obwód badany obciąża się prądem pomiarowym, a w następnym krótkim odcinku czasu obwodu nie obciąża się prądem pomiarowym i mierzy różnicę lub stosunek napięć w stanie obciążonym i nieobciążonym, które są zależne od wielkości badanej. Te cykle pomiarowe mogą być powtarzane. W trakcie pomiaru reguluje się fazę prądu pomiarowego tak, by otrzymać największą różnicę lub stosunek mierzonych napięć. W tym przypadku spadek napięcia na impedorze obciążeniowym jest w fazie ze spadkiem napięcia na badanej impedancji pętli zwarciowej.

Układ z tego patentu polskiego nr 132086 posiada do zacisków wejściowych przyłączone równolegle człon obciążeniowy, złożony z szeregowo połączonych łącznika tyrystorowego i impedora obciążeniowego, do którego jest przyłączony równolegle układ sterujący. Równolegle do tych elementów jest przyłączony układ pomiarowy, za pośrednictwem trzech łączników sterowanych.

Po włączeniu napięcia sieci pojawia się ono na członie obciążeniowym oraz na układzie sterującym, który zaczyna wysyłać sygnały napięciowe, których czas trwania i okres powtarzania jest ściśle związany z okresem T napięcia sieci. Sygnały te są podawane do łączników sterowanych według ściśle podanego programu, które sterują układem pomiarowym, reagującym na różnice lub stosunek szczytowych wartości napięcia sieci w okresie obciążonym i nieobciążonym. Elementem służącym do regulacji fazy prądu jest impedor obciążeniowy złożony z rezystancji regulowanej i reaktancji regulowanej. Dzięki odpowiedniemu doborowi rezystancji i reaktancji, uzyskuje się na zaciskach impedora stosunek rezystancji do reaktancji przy jednoczesnym zachowaniu stałej wartości modułu impedancji. Wadą tego rozwiązania jest konieczność stosowania regulacji stosunku reaktancji do rezystancji w układzie impedora obciążeniowego, co ma wpływ na zwiększenie wymiarów przyrządu jak również na dogodność i dokładność wykonywania pomiarów przy pomocy tego przyrządu.

Sposób cyfrowego pomiaru modułu impedancji pętli zwarciowej według wynalazku, oparty na bezpośrednim pomiarze różnicy lub stosunku napięcia w dwóch półokresach lub też w całych okresach napięcia sieci badanej, w których na przemian obciąża się lub nie obciąża obwód badany prądem pomiarowym, polega na tym, że przy załączonym obciążeniu pomiarowym wyznacza się za pomocą próbkującego przetwornika analogowo-cyfrowego i za pośrednictwem multipleksera zapamiętuje w odpowiednich buforach dwie wartości chwilowe napięcia w obwodzie badanym pierwszą ua i drugą Ub, występujące w chwilach pierwszej ta i drugiej

T tb = ta ± _ umieszczonych w odcinku czasowym przepływu prądu przez obciążenie pomiarowe. Przy odłączonym obciążeniu pomiarowym, wyznacza się i za pośrednictwem multipleksera zapamiętuje w odpowiednich buforach dwie dalsze wartości chwilowe napięcia, a więc trzecie uc i czwarte u<, występujące w chwilach odpowiednio trzeciej tc = ta±nT i czwartej td — tb±nT, gdzie T jest okresem napięcia sieci, natomiast n liczbą całkowitą, umieszczonych w tym odcinku czasowym, kiedy obciążenie pomiarowe jest wyłączone. Następnie w jednostce arytmetycznej wyznacza się wektor napięcia U_z na mierzonej impedancji, będący sumą geometryczną jego składowych ortogonalnych określonych przez różnicę wartości chwilowych napięcia w stanie nieobciążonym uc, Ud i obciążonym ua, Ub, równocześnie wyznacza się wektor napięcia U przy załączonym obciążeniu pomiaro4

160 064 wym jako sumę geometryczną składowych ortogonalnych wartości chwilowych napięcia w stanie obciążonym ua, Ub, przy czym stosunek wektorów tych napięć U_z do U pomnożonych przez stałą wartość rezystancji R jest miarą modułu impedancji pętli zwarciowej

Z = _ά_ · R U

Układ do cyfrowego pomiaru modułu impedancji pętli zwarciowej, w którym do zacisków wejściowych przyłączony jest równolegle człon obciążeniowy z połączonych szeregowo rezystora obciążeniowego i wyłącznika, sterowanego przez układ sterujący, charakteryzuje się tym, że do zacisków pomiarowych dołączone jest równolegle wejście główne przetwornika analogowocyfrowego, którego wyjście poprzez multiplekser dołączone jest do wejść czeterch buforów, których wyjścia połączone są z jednostką arytmetyczną o wyjściu dołączonym do wyświetlacza. Równolegle do zacisków pomiarowych dołączone jest wejście układu sterującego, którego wyjścia połączone są z wejściami sterującymi wyłącznika, przetwornika analogowo-cyfrowego i multipleksera.

Układ sterujący ma zaciski wejściowe połączone z zaciskami pomiarowymi, a poprzez klucz połączone z wejściami detektora zera, którego wyjście, poprzez generator wyzwalany, połączone jest z wejściem licznika, do którego wyjścia dołączone są równolegle wejścia komparatorów cyfrowych pierwszego, drugiego, trzeciego, czwartego i piątego. Wyjścia komparatorów pierwszego i trzeciego, są dołączone do wejść przerzutnika, którego wyjście steruje wyłącznik, natomiast wyjścia komparatorów drugiego, trzeciego, czwartego i piątego są przyłączone do wejść sterujących multipleksera. Wyjście komparatora trzeciego, poprzez człon opóźniający jest przyłączone do wejścia sterującego przetwornika analogowo-cyfrowego.

Zaletą wynalazku jest większa niż w znanych rozwiązaniach dokładność pomiaru modułu impedancji pętli zwarciowej, przy jednoczesnej prostocie w budowie i obsłudze. Wynik pomiaru nie zależy ponadto od stanów przejściowych obwodu, gdyż mierzone napięcie doprowadza się do członu pomiarowego po zaniku w obwodzie badanym składowej nieokresowej prądu i napięcia.

Przedmiot wynalazku jest przedstawiony w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy układu do pomiaru modułu impednacji pętli zwarciowej, natomiast fig. 2 - schemat blokowy układu sterującego.

Sposób według wynalazku bliżej objaśniają następujące zależności. W miejscu pomiaru,przy nie wyłączonym obciążeniu pomiarowym R, występuje napięcie o wartości chwilowejuo= \/2·Ε· sinćut, gdzie E oznacza wartość skuteczną SEM w obwodzie badanym. Przy załączonym obciążeniu pomiarowym R, skutkiem spadku napięcia na rezystancji wewnętrznej r oraz reaktancji wewnętrznej x obwodu badanego, napięcie chwilowe w miejscu pomiaru określa zależność gdzie ui — \/2 · ^E _^cos0 · sm(wt-0) r + R stąd

Ui _ R-cos^ E r + R

Przy załączonym obciążeniu pomiarowym R dwa razy mierzy się i zapamiętuje wartość chwilową napięcia. W chwili t = ta otrzymuje się:

u^{a —} \^/F· ^E · ⁵—^co-° · sm(wt^a-0)

160 064

W chwili tb = t_a + ni · T ± _L_ T 4 otrzymuje się

Ub — ± y/ϊ· E ——^-OS^ · sm ——— cos(w^ta-0) = \f2· E ⁵ ^cos^ · cos(&>t«-0).

r + R 2 r+R

Przy odłączonym obciążeniu pomiarowym R także dwukrotnie mierzy się i zapamiętuje wartość chwilową napięcia. W chwili tc = ta = n3' T napięcie wynosi u_c = χ/2>·Ε·5Ϊηωί_β natomiast dla td = t^a + (n₂ + 113) · ^T ± _L_ · ^T4 otrzymuje się

Ud = ±v² · ^E · sm cosrJU = ± >2 ^E · ^coso>t³,

Na tej podstawie określa się następujące wyrażenia:

(^Ud-^Ub)² + ^(UC-U^a)2 = ² E · ^(r + ^r)2-^r-(^r + ^2r)^cos2^ (r + R)2 u²a + u²b — 2E² · ^(R‘^C0S>² , r + R wobec tego jest (Ud~Ub)2 + (Uc-Ua)2 ₌ (Γ + R2² . 1 _ (j +2 _L) , u2a + u2b R COS²/ R

Biorąc pod uwagę, że:

- = ⁱ + tg²^ ΖΟ3²ψ dostaje się ostatecznie

2 (Ud-Ub) + (U^c-U^a) ^u2+u² (r + R)> + x²(r + R)2 (² + x² ₌ _Z²

R² R² przy założeniu, że liczby ni, n są całkowite i dodatnie, natomiast n może być ujemne ale wówczas musi być spełniona zależność n2<-n3.

W układzie przedstawionym na fig. 1, do zacisków pomiarowych 1 dołączone jest równolegle wejście główne przetwornika analogowo-cyfrowego A/C, którego wyjście, poprzez multiplekser ΜΡΧ, dołączone jest do wejść czeterch buforów BI,..., B4, których wyjścia dołączone są do wejść jednostki arytmetycznej JA o wyjściu dołączonym do wyświetlacza WY. Równolegle do zacisków pomiarowych 1 dołączone jest wejście układu sterującego US, którego wyjścia połączone są z wejściami sterującymi wyłącznika W, przetwornika analogowo-cyfrowego A/C i multipelksera ΜΡΧ.

160 064

Układ sterujący US przedstawiony na fig. 2 ma zaciski wejściowe połączone z zaciskami pomiarowymi 1, a poprzez klucz K połączone z wejściami detektora zera DZ, którego wyjście, poprzez generator wyzwalany GW połączone jest z wejściem licznika L, do którego wyjścia dołączone są równolegle wejścia komparatorów cyfrowych pierwszego KC1, drugiego KC2, trzeciego KC3, czwartego KC4 i piątego KC5. Wyjścia komparatorów pierwszego KC1 i trzeciego KC3 są dołączone do wejść przerzutnika P, którego wyjście steruje wyłącznik W Wyjścia komparatorów drugiego KC2, trzeciego KC3, czwartego KC4 i piątego KC5 są połączone równolegle i przyłączone do wejścia sterującego multipleksera ΜΡΧ. Wyjścia komparatorów trzeciego KC3, poprzez człon opóźniający CO są przyłączone do wejścia sterującego przetwornika analogowocyfrowego (A/C).

Po włączeniu układu według wynalazku do badanego obwodu na zaciskach 1, 1 pojawi się napięcie sieci, które jednocześnie wystąpi na zespole obciążeniowym złożonym z wyłącznika sterowanego W i rezystora obciążeniowego R oraz na układzie sterujcąym US i na wejściu głównym przetwornika analogowo-cyfrowego A/C, natomiast napięcia wyjściowe z przetwornika analogowo-cyfrowego A/C przez multiplekser ΜΡΧ i odpowiednie bufory BI, B2, B3, B4 doprowadzone są do jednostki arytmetycznej JA, w której następują działania arytmetyczne, a ich wynik jako wartość mierzonej impedancji pętli zwarciowej odczytywany jest bezpośrednio na wyświetlaczu WY w jednostkach wielkości mierzonej. Po zwarciu zestyku K układu sterującego US na jego wyjściu pojawiają się sygnały sterujące, których czas trwania oraz ich odstępy czasowe są ściśle związane z okresem T napięcia sieci. Sygnały te podawane są do wyłącznika sterowanego W, przetwornika analogowo-cyfrowego A/C i multipleksera ΜΡΧ według określonych momentów czasowych. W momentach tych t_a, tb, tc i td mierzy się i zapamiętuje w odpowiednich buforach B1, B2, B3, B4 napięcia chwilowe występujące w tych chwilach w obwodzie badanym, a więc u_a, Ub, uc, Ud, po czym po utworzeniu ż nich w jednostce arytmetycznej JA odpowiednich kwadratów sum i podzieleniu otrzymuje się na wyświetlaczu WY wartość mierzonej impedancji pętli zwarciowej Z.

Fig. 2

Zakład Wydawnictw UP RP. Nakład 90 egz. Cena 10000 zł

Fig. 1

Claims

Zastrzeżenia patentowe

1. Sposób cyfrowego pomiaru modułu impedancji pętli zwarciowej, oparty na bezpośrednim pomiarze różnicy lub stosunku napięcia w dwóch półokresach lub też w całych okresach napięcia sieci badanej, w których na przemian obciąża się lub nie obciąża obwód badany prądem pomiarowym, znamienny tym, że przy załączonym obciążeniu pomiarowym (R) wyznacza się za pomocą próbkującego przetwornika analogowo-cyfrowego (A/C) i za pośrednictwem multipleksera (ΜΡΧ) zapamiętuje w odpowiednich buforach (BI, B2) dwie wartości chwilowe napięcia w obwodzie badanym pierwszą u_a i drugą Ub, występujące w chwilach pierwszej ta i drugiej

T tb = ta ± 4 umieszczonych w odcinku czasowym przepływu prądu przez obciążenie pomiarowe (R), następnie przy odłączonym obciążeniu pomiarowym (R) wyznacza się i za pośrednictwem multipleksera (ΜΡΧ) zapamiętuje w odpowiednich buforach (B3, B4) dwie dalsze wartości chwilowe napięcia, a więc trzecie uc i czwarte Ud występujące w chwilach odpowiednio trzeciej t_c = ta±nT i czwartej ta = tb±nT, gdzie T jest okresem napięcia sieci, natomiast n liczbą całkowitą, umieszczonych w tym odcinku czasowym, kiedy obciążenie pomiarowe (R) jest wyłączone, następnie w jednostce arytmetycznej (JA) wyznacza się wektor napięcia Uz na mierzonej impedancji, będący sumą geometryczną jego składowych ortogonalnych określonych przez różnicę wartości chwilowych napięcia w stanie nieobciążonym (uc, Ud) i obciążonym (ua, Ub), równocześnie wyznacza się wektor napięcia U przy załączonym obciążeniu pomiarowym (R) jako sumę geometryczną składowych ortogonalnych wartości chwilowych napięcia w stanie obciążonym ua, Ub, przy czym stosunek wektorów tych napięć Uz, U pomnożonych przez stałą wartość rezystancji R jest miarą modułu impedancji pętli zwarciowej z = · r u
2. Układ do cyfrowego pomiaru modułu impedancji pętli zwarciowej, w którym do zacisków wejściowych przyłączony jest równolegle człon obciążeniowy z połączonych szeregowo rezystora obciążeniowego i wyłącznika, sterowanego przez układ sterujący, znamienny tym, że do zacisków pomiarowych (1) dołączone jest równolegle wejście główne przetwornika analogowo-cyfrowego (A/C), którego wyjście, poprzez multiplekser (ΜΡΧ) dołączone jest do wejść czeterch buforów (BI,..., B4), których wyjścia dołączone są do wejść jednostki arytmetycznej (JA) o wyjściu dołączonym do wyświetlacza (WY), przy czym równolegle do zacisków pomiarowych (1) dołączone jest wejście układu sterującego (US), którego wyjścia połączone są z wejściami sterującymi wyłącznika (W), przetwornika analogowo-cyfrowego (A/C) i multipleksera (ΜΡΧ).
3. Układ według zastrz. 2, znamienny tym, że układ sterujący (US) ma zaciski wejściowe połączone z zaciskami pomiarowymi (1), a przez klucz (K) połączone z wejściami detektora zera (DZ), którego wyjście poprzez generator wyzwalany (GW), połączone jest z wejściem licznika (L), do którego wyjścia dołączone są równolegle wejścia komparatorów cyfrowych pierwszego (KC1), drugiego (KC2), trzeciego (KC3), czwartego (KC4) i piątego (KC5), przy czym wyjścia komparatorów pierwszego (KC1) i trzeciego (KC3) są dołączone do wejść przerzutnika (P), którego wyjście steruje wyłącznik (W), natomiast wyjścia komparatorów drugiego (KC2), trzeciego (KC3), czwartego (KC4) i piątego (KC5) są połączone równolegle i przyłączone do wejścia sterującego multipleksera (ΜΡΧ) bezpośrednio, ponadto, wyjście komparatora trzeciego (KC3) jest połączone poprzez człon opóźniający (CO) do wejścia sterującego przetwornika analogowo-cyfrowego (A/C).

160 064