PL155498B1 - Uklad do wyznaczania sredniej arytmetycznej dwóch liczb w kodzie BCD PL PL PL - Google Patents

Abstract

1 Uklad do wyznaczania sredniej arytmetycznej dwóch liczb w kodzie BCD, zawierajacy w odniesieniu do jednej dekady pierwszy czetrobitowy sumator, do któ- rego pierwszych wejsc, stanowiacych pierwsze wejscie calego ukladu jest przylaczone zródlo pierwszej liczby- skladnika w kodzie BCD , a do drugich wejsc, stanowia- cych drugie wejscie calego ukladu jest przylaczone zródlo drugiej liczby-skladnika w kodzie BCD, wyjscia zas, sta- nowiace zródla trzech najstarszych bitów wyniku sum o- wania sa polaczone z wejsciami dekodera liczb wiekszych od dziewieciu, przy czym wyjscie dekodera jest polaczone z pierwszym wejsciem bramki sumy logicznej, której dru- gie wejscie jest polaczone z wyjsciem sygnalu przeniesien pierwszego sumatora czterobitowego, a wyjscie stanowi wyjscie stalego ukladu, znamienny tym, ze zawiera oprócz pierwszego wymienionego sumatora (S 1) wylacznie dru- gi sumator czterobitowy (S2), którego wyjscia (w1, w2, w3, w4) stanowia wyjscia calego uklada, trzy drugie wejs- cia zas (b), b2, b3) sa polaczone odpowiadajacymi im trzema wyjsciami (W2, W3, W4) pierwszego sumatora (S 1), zas czwarte z drugich wejsc (b4) drugiego sumatora (S 2) jest polaczone ze zródlem sygnalu zera logicznego, a dwa pierwsze wejscia (a1, a2) tego sumatora sa polaczone z wyjsciem bramki sumy logicznej (SL), stanowiacym wyjscie (W Y Ci + 1 ) calego u k lad u ,. . . ( 1 2 ) OPIS PATENTOW Y ( 1 9 ) PL ( 1 1 ) 155498 ( 1 3 ) B1 ( 2 2 ) Data zgloszenia: 13.11.1987 PL PL PL

Description

RZECZPOSPOLITA (Ή) OP§S PATENTOWY® PL ® 155498

POLSKA ® Bl

Numer zgłoszenia: 268832

IntCl⁵:

G06F 7/52

Urząd ^Patentowy @ _{Data zg}ł_oszeni_a: 13.11.1987

Rzeczypospolitej Polskiej

Układ do wyznaczania średniej arytmetycznej dwóch liczb w kodzie BCD

Zgłoszenie ogłoszono:

16.05.1989 BUP 10/89

Uprawniony z patentu:

Przemysłowy Ins^^^ut Telekomunikacji,

Warszawa, PL

Twórca wynalazku:

Marek Pendrakowski, Warszawa, PL

O udzieleniu patentu ogłoszono;

31.12.1991 WUP 12/91

PL 155498 Bl

Układ do wyznaczania średniej arytmetycznej dwóch liczb w kodzie BCD, zawierający w odniesieniu do jednej dekady pierwszy czetrobitowy sumator, do którego pierwszych wejść, stanowiących pierwsze wejście całego układu jest przyłączone źródło pierwszej liczbyskładnika w kodzie BCD, a do drugich wejść, stanowiących drugie wejście całego układu jest przyłączone źródło drugiej liczby-składnika w kodzie BCD, wyjścia zaś, stanowiące źródła trzech najstarszych bitów wyniku sumowania są połączone z wejściami dekodera liczb większych od dziewięciu, przy czym wyjście dekodera jest połączone z pierwszym wejściem bramki sumy logicznej, której drugie wejście jest połączone z wyjściem sygnału przeniesień pierwszego sumatora czterobitowego, a wyjście stanowi wyjście stałego układu, znamienny tym, że zawiera oprócz pierwszego wymienionego sumatora (Si) wyłącznie drugi sumator czterobitowy (S2), którego wyjścia (wl, w2, w3, w4) stanowią wyjścia całego układu, trzy drugie wejścia zaś (bl, b2, b3) są połączone odpowiadającymi im trzema wyjściami (W2, W3, W4) pierwszego su.natoia (51) , zaś czwarte z drugich wejść (b4) drugiego sumatora (52) jest połączone ze źródłem sygnału zera logicznego, a dwa pierwsze wejścia (al, a2) tego sumatora są połączone z wyjściem bramki sumy logicznej (SI.), stanowiącym wyjście (WY Ci +1) całego układu,..,

We T, ^: weT

'--„-/

WY Wi

Układ do wyznaczania średniej arytmetycznej dwóch liczb w kodzie BCD

Claims (1)

1. Zastrzeżenie patentowe

   Układ do wyznaczania średniej arytmetycznej dwóch liczb w kodzie BCD, zawierający w odniesieniu do jednej dekady pierwszy czetrobitowy sumator, do którego pierwszych wejść, stanowiących pierwsze wejście całego układu jest przyłączone źródło pierwszej liczby-składnika. w kodzie BCD, a do drugich wejść, stanowiących drugie wejście całego układu jest przyłączone źródło drugiej liczby-składnika w kodzie BCD, wyjścia zaś, stanowiące źródła trzech najstarszych bitów wyniku sumowania są połączone z wejściami dekodera liczb większych od dziewięciu, przy czym wyjście dekodera jest połączone z pierwszym wejściem bramki sumy logicznej, której drugie wejście jest połączone z wyjściem sygnału przeniesień pierwszego sumatora czterobitowego, a wyjście stanowi wyjście stałego układu, znamienny tym, że zawiera oprócz pierwszego wymienionego sumatora (Sl) wyłącznie drugi sumator czterobitowy (S2), którego wyjścia (wl, w2, w3, w4) stanowią wyjścia całego układu, trzy drugie wejścia zaś (bl, b2, b3) są połączone odpowiadającymi im trzema wyjściami (W2, W3, W4) pierwszego sumatora (SI), zaś czwarte z drugich wejść (b4) drugiego sumatora (S2) jest połączone ze źródłem sygnału zera logicznego, a dwa pierwsze wejścia (al, a2) tego sumatora są połączone z wyjściem bramki sumy logicznej (SL), stanowiącym wyjście (WY Ci +1) całego układu, przy czym trzecie z pierwszych wejść (a3) drugiego sumatora (S2) zwarte z wejściem sygnału przeniesienia (Co) tego sumatora (S2) stanowi wejście ze źródła następnej sekwencyjnie liczby (WE Pi +1) dla całego układu, a czwarte z pierwszych wejść (a4) jest połączone z wyjściem dekodera liczb większych od dziewięciu (DK) oraz z pierwszym wejściem (X) bramki sumy logicznej (SL).

   Przedmiotem wynalazku jest układ do wyznaczania średniej arytmetycznej dwóch liczb w kodzie BCD.

   Znany jest układ do wyznaczania średniej arytmetycznej dwóch liczb w kodzie BCD, zawierający w odniesieniu do jednej dekady trzy sumatory czterobitowe, układ dekodera liczb większych od dziewięciu oraz bramkę sumy logicznej, przy czym dwa pierwsze sumatory czterobitowe wraz z układem dekodera i bramki sumy logicznej stanowią układ sumatora liczb w kodzie BCD, natomiast trzeci sumator stanowi układ dzielenia tej sumy przez dwa.

   Celem wynalazku jest uproszenie i przyspieszenie działania opisanego układu, a zadaniem technicznym wiodącym do tego celu jest opracowanie nowego układu do wyznaczania średniej arytmetycznej dwóch liczb w kodzie BCD, który zawierałby mniejszą liczbę zespołów funkcjonalnych.

   Wynalazek polega na tym, że układ do wyznaczania średniej arytmetycznej dwóch liczb w kodzie BCD, zawierający w odniesieniu do jednej dekady pierwszy czetrobitowy sumator, do którego pierwszych wejść stanowiących pierwsze wejście całego układu jest przyłączone źródło pierwszej liczby-składnika w kodzie BCD, a do drugich wejść stanowiących drugie wejście całego układu jest przyłączone źródło drugiej liczby-składnika w kodzie BCD, wyjścia zaś stanowiące źródła trzech najstarszych bitów wyniku sumowania są połączone z wejściami dekodera liczb większych od dziewięciu, przy czym wyjście tego dekodera jest połączone z wyjściem sygnału przeniesień sumatora czetrobitowego, a wyjście stanowi wyjście wymienionego układu, charakteryzuje się tym, iż zawiera oprócz pierwszego wymienionego sumatora wyłącznie drugi sumator czterobitowy, którego wyjścia stanowią wyjścia całego układu, trzy drugie wyjścia zaś są połączone odpowiadającymi im trzema wyjściami pierwszego sumatora, a drugie wejście tego sumatora jest połączone ze źródłem sygnału zera logicznego i dwa pierwsze wejścia tego sumatora są połączone z wyjściem bramki sumy logicznej, stanowiącym wyjście całego układu, przy czym trzecie wejście zwarte z wejściem sygnału przeniesienia jest wejściem ze źródła następnej sekwencyjnie liczby

   155 498 3 całego układu, a wyjście czwarte tego sumatora AB jest połączone z wyjściem dekodera liczb większych od dziewięciu i pierwszym wejściem bramki sumy logicznej.

   Wynalazek wyjśniono bliżej w przykładzie wykonania uwidocznionym na rysunku w postaci schematu układu.

   Pierwszy czterobitowy sumator SI ma pierwsze wejścia Al, A2, A3, A4, stanowiące pierwsze wejście układu według wynalazku. Do tego wejścia jest przyłączone nie uwidocznione na rysunku źródło pierwszej liczby-składnika w kodzie BCD. Drugie wejścia Bl, B2, B3, B4 tego sumatora SI, stanowiące drugie wejście układu według wynalazku są przyłączone z nieuwidocznionym na rysunku źródłem drugiej liczby-składnika w kodzie BCD. Wyjścia W2, W3, W4 tego sumatora SI, stanowiące źródła trzech najstarszych bitów wyniku sumowania są połączone z odpowiadającymi im wejściami dekodera liczb większych od dziewięciu DK, przy czym wyjście tego dekodera DK jest połączone z pierwszym wejściem X bramki sumy logicznej SL, której drugie wejście Y jest połączone z wyjściem sygnału przeniesień C4 pierwszego sumatora SI. Wyjście układu sumy logicznej stanowi wyjście WYCi +1 całego układu.

   Według wynalazku układ zawiera jeszcze wyłącznie drugi sumator czterobitowy S2, którego wyjścia wl, w2, w3, w4 stanowią wyjście WY Wi całego układu. Wejścia bl, b2, b3 drugiego sumatora S2 są połączone z odpowiadającymi im wyjściami W2, W3, W4 pierwszego sumatora SI, przy czym wyjście W2 jest połączone z wejściem bl, wyjście W3 jest połączone z wejściem b2, a wyjście W4 jest połączone z wejściem b3. Wejście b4 drugiego sumatora S2 jest połączone z nie uwidocznionym na rysunku źródłem sygnału zera logicznego. Wejście al zwarte z wejściem a2 drugiego sumatora S2 jest połączone z wyjściem bramki sumy logicznej SL, stanowiącym wyjście WY Ci +1 całego układu. Wejście a3 drugiego sumatora S2 jest połączone z wejściem przeniesień Co tego sumatora i stanowi wejście (WE Pi + 1 ze źródła następnej sekwencyjnie liczby do całego układu. Wejście a4 drugiego sumatora S2 jest połączone z wyjściem dekodera liczb większych od dziewięciu DK oraz z pierwszym wejściem X bramki sumy logicznej SL.

   Układ według wynalazku jest prostszy od znanych układów gdyż w odniesieniu do jednej dekady zawiera tylko dwa sumatory czterobitowe, dekoder liczb większych od dziewięciu oraz bramkę sumy logicznej. Jest on również szybszy od znanych układów, gdyż zawiera jedyne dwa sumatory.