PL131895B1 - Apparatus for monitoring proper operation of electronic circuit - Google Patents

Apparatus for monitoring proper operation of electronic circuit Download PDF

Info

Publication number
PL131895B1
PL131895B1 PL1980225206A PL22520680A PL131895B1 PL 131895 B1 PL131895 B1 PL 131895B1 PL 1980225206 A PL1980225206 A PL 1980225206A PL 22520680 A PL22520680 A PL 22520680A PL 131895 B1 PL131895 B1 PL 131895B1
Authority
PL
Poland
Prior art keywords
addresses
circuits
error
address
hand
Prior art date
Application number
PL1980225206A
Other languages
English (en)
Other versions
PL225206A1 (pl
Original Assignee
Cit Alcatel
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cit Alcatel filed Critical Cit Alcatel
Publication of PL225206A1 publication Critical patent/PL225206A1/xx
Publication of PL131895B1 publication Critical patent/PL131895B1/pl

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2215Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Alarm Systems (AREA)
  • Selective Calling Equipment (AREA)

Description

Przedmiotem wynalazku jest urzadzenie do kontroli prawidlowego dzialania ukladu elektronicznego z n obwodami kontrolowanymi, z których kazdy na swej koncówce, w pewnym jej stanie, sygnalizuje blad w tym obwodzie, przy czym urzadzenie zawiera srodki do przegrupowania bledów, które sa sterowane tymi koncówka¬ mi oraz srodki symulacji bledów, które przy operacji symulowania cyklicznie wprowadzaja te koncówki w stan bledu.Wynalazek odnosi sie do wyposazenia elektronicznego takiego, jak podstawy czasowe komputera lub centrali komutacyjnej numerycznej, które musza dzialac z duza pewnoscia. Na ich zakonczeniach umieszcza sie wyposazenie redundancyjne i jako sygnaly koncowe podaje sie silne sygnaly wyjsciowe róznych wielkosci iden¬ tyfikujacych. Ponadto nalezy kontrolowac w sposób ciagly lub powtarzalny prawidlowe dzialanie róznych jednostek, aby jednostki uszkodzone nie ograniczaly za bardzo stopnia redundancji.Znane jest dolaczanie na koncach róznych urzadzen srodków detekujacych bledy róznych obwodów, z których zlozony jest kontrolowany uklad elektroniczny. Srodki detekujace bledy sa przykladowo utworzone przez komparatory logiczne, które porównuja w ukladzie redundancyjnym wyjscie obwodu z glównym sygna¬ lem skojarzonym. Natychmiast gdy nastapi rozbieznosc srodki te zasygnalizuja blad ze wskazaniem lub bez wskazania miejsca ich powstania - lokalizacji.Dla skontrolowania tych srodków detekcji bledów nalezy miec moznosc symulacji bledu. Nalezy wiec swiadomie stworzyc wade i przeanalizowac odpowiedz dostarczona przez srodki detekcji oraz przegrupowania bledów.Urzadzenie realizujace równoczesna symulacje n bledów kontroluje tylko czesciowo zbiór—zestaw srod¬ ków detekcji i przegrupowania bledów.Wynalazek ma na celu udoskonalenie urzadzenia do kontroli, to jest takie urzadzenie, w którym srodki symulujace sa równiez weryfikowane podczas kontroli dzialania sprawnego ukladu. Mysla podstawowa wynalaz¬ ku jest przydzielenie — nadanie adresu kazdemu obwodowi oraz przewidzenie wiecej adresów ponad ilosc obwodów do zbadania. Gdy adres przydzielony jednemu obwodowi staje sie aktywny, srodki detekcji i w konsek-2 131895 wencji srodki przegrupowania powinny zasygnalizowac blad, natomiast w przeciwnym przypadku, to jest, gdy aktywnym jest adres przydzielony do obwodu nie istniejacego to srodki detekcji nie powinny zadzialac.Korzystnie adresy emitowane przez licznik sa przed przydzieleniem dwa razy przeksztalcone do obwodu przy czym pierwsze przeksztalcenie jest przeciwne drugiemu. Stosuje sie obecnosc adresu fikcyjnego aby wykryc bledy transmisji adresu pomiedzy srodkami symulacji, to jest pomiedzy cyklicznym licznikiem adresów i obwo¬ dami.Korzystnie drugie przeksztalcenie ma miejsce blisko kontrolowanych obwodów, funkcja transformacjijest jednakowa dla wszystkich grup obwodów, które w praktyce sa zgrupowane na wspólnej karcie, podczas gdy rózne czynnosci transformacji zachodza pomiedzy jedna karta a druga.Przedmiot wynalazku przedstawiony jest w przykladzie wykonania na rysunku przedstawiajacym schemat urzadzenia.Ten przyklad wykonania dotyczy bazy czasowej redundancji, o podwyzszonej pewnosci takiej, jaka jest przykladowo przedmiotem zgloszenia patentowego francuskiego 77 14 184. Ale oczywiscie wynalazek jest stoso¬ wany do wszystkich urzadzen elektronicznych nie posiadajacych srodków detekcji i powielania bledów.Na rysunku schematycznie pokazano tylko elementy urzadzenia do kontroli, podczas gdy urzadzenie kontrolowane po prostu nie jest pokazane.W podstawowych ukladach czasowych kontroluje sie przykladowo nastepujace kryteria: 1) — wartosci napiec zasilania — porównuje sie wartosc tego napiecia z wartoscia progowa i stwierdza sie blad, gdy napiecie to przekracza ten próg. W przypadku symulatora wystarczy zmienic wartosc progowa aby odkryc blad. 2) - wartosc czestotliwosci oscylatora - kojarzy sie z czestotliwoscia oscylatora napiecie i porównuje sie to ostatnie z wartoscia progowa. Mozna porównac równiez czestotliwosc badanego zegara z kilkoma wartosciami progowymi aby stwierdzic, jak daleko czestotliwosc ta odbiega od czestotliwosci nominalnej. W ten sposób mozna odróznic blad znaczny, zmuszajacy do natychmiastowej interwencji, od bledu niewielkiego, który moze byc usuniety przy innej okazji. 3) - brak zbieznosci (koincydencji) obwodów redundancji - jesli kilka obwodów, które powinny razem wspólpracowac nie czyni juz tego, to stan ten ustala sie porównujac w bramce LUB sygnal logiczny wyjsciowy podawany z obwodu z sygnalem najmocniejszym. Dla dokonania symulacji wystarczy wyko¬ nac inwersje jednego z sygnalów.Na rysunku przedstawiono dwa uklady obwodu wykrywania bledów.Pierwszy obwód detekcji bledów 22 odpowiada typowi obwodu pozwalajacemu na detekcje nie zbieznosci, to jest rozbieznosci pomiedzy wyjsciem obwodu i najmocniejszym sygnalem dodanym — skojarzonym, drugi obwód detekcji 23 odpowiada obwodowi drugiego typu i pozwala na porównanie napiecia z napieciem progo¬ wym — ten typ obwodu jest uzyty do kontrolowania badz wartosci napiecia zasilania, badz wartosci czestotli¬ wosci oscylatora.W pierwszym obwodzie detekcji bledów 22 pokazano dwie koncówki 1 i 2, z których jedna, to jest 2, otrzymuje najwyzsza wartosc logiczna z kilku obwodów redundancyjnych, a druga, to jest 1 otrzymuje wartosc odpowiadajaca jednemu z tych obwodów. Te dwie koncówki polaczone sa z bramka LUB 3, która podaje sygnal logiczny o wartosci zero gdy zachodzi koincydencja, to jest gdy nie ma bledów. Pomiedzy koncówka 1 i bramka LUB 3 wlaczona jest bramka I 4, która pozwala zablokowac na przyklad wartosc najwyzsza i w ten sposób symulowac blad.Jak tylko pojawi sie blad bedacy prawdziwym bledem, to jest rozbieznosc pomiedzy sygnalami na zaciskach 1 i 2, wzglednie blad symulowany przez blokade bramki I 4, to nastepuje zmiana stanu binarnego na zacisku wyjsciowym 24 bramki LUB 3. Ta zmiana stanu prowadzi do uaktywnienia srodka przegrupowania 18 i srodka lokalizacji bledu 25, który na przyklad zawiera wskaznik optyczny i który z drugim srodkiem lokaliza¬ cji 25' stanowi centralna tablice wskazujaca. Takwiec operator moze szybko zlokalizowac nieprawidlowa karte.A wiec te srodki lokalizacji pozwalaja na rozróznienie bledów wymagajacych szybkiego wkroczenia i dzialaja¬ cych na element alarmowy od bledów innych.Inny typ bledów jest wykrywany przez przedstawiony na srodku rysunku drugi obwód detekcji bledów 23. Wystepuje tu licznik 5 o dwu wejsciach 6 i 7, z których jedno 6 otrzymuje napiecie do skontrolowania, a na drugie 7 podawany jest zadany próg. Wejscie 7 jest polaczone z wyjsciem wybieraka - przelacznika 29, na który sa podane dwa napiecia progowe Ul i U 2, przelacznik jest sterowany przez sygnal podawany na wejscie sterujace 8 polaczone z wyjsciem dekodera 16\ Wybierak 29 jest znanego typu, korzystnie oznaczonego 4066 B firmy RCA, MOTOROLA. Sygnal podany na wejscie sterujace 8 pozwala na skorygowanie napiecia progowego przylozonego na wejsciu 7 i podania na zacisk wyjsciowy 24' poziomu, który jest przedstawicielem bledu. Przy • normalnym dzialaniu komparator ten tworzy—wyzwala sygnal logiczny zero, gdy kontrolowany poziom jest nizszy od krytycznego progu.131895 3 Srodki symulacji, które sa bardziej szczególowo przedstawione na rysunku zawieraja zespól zcentralizowa¬ ny i elementy specjalne obwodów do skontrolowania, które sa umieszczone na tej samej karcie co rozpatrywany obwód.W zespole scentralizowanym znajduje sie przede wszystkim licznik 9 podzielony na dwie polowy 10 i 11, o szesciu bitach kazdy. Rozróznia sie bity mniej znaczace, które sa rozlozone w czesci 10 licznika i bity bardziej znaczace rozlozone w czesci 11.Szesc bitów o malej wartosci jest przykladanych z jednej strony do bramki LUB 12, a z drugiej strony do dekodera 13 do wejscia 14.Obwody do skontrolowania sa polaczone z bramka LUB 15 i dalej z dekoderem 16. Dekoder ten posiada co najmniej jedno wejscie 17, które jest przynalezne do obwodu kontrolowanego. Gdy licznik 9 podaje (przedsta¬ wia) adres, który zostal przydzielony danemu obwodowi, wejscie 17 odpowiedniego dekodera 16 staje sie aktywne i blokuje poprzez negator 28 bramke 14, co symuluje blad w odpowiednim obwodzie. Blad ten jest sygnalizowany poprzez bramke przegrupowujaca 18, która przegrupowuje wszystkie sygnaly na bramke LUB 19, której drugie wejscie jest polaczone z wyjsciem 14 dekodera 13.Kazdy dekoder 16 ma kilka wyjsc odpowiadajacych róznym adresom i odpowiadajacych na kilka obwodów kontrolowanych. Dekodery 16 otrzymuja tylko czesc adresów odpowiadajacych bitom mniej znaczacych z liczni¬ ka 9, podczas gdy druga czesc adresówjest wykorzystana w postaci dekodowanej. W koncu, szesc bitów bardziej znaczacych z licznika 9 jest przylozone do demultipleksera 20, który ma tyle wyjsc, ile jest kart z obwodami do kontrolowania. Jego wyjscia alternatywnie dodatnie sa polaczone z wejsciami, takimi jak np. 21 dekodera 16.Tak wiec przy symulacji w pewnym okreslonym momencie, jeden dekoder staje sie aktywnym i przekazuje na jedno ze swych wyjsc np. 17, sygnal który przedstawia odpowiedni obwód jako wadliwy.W czasie operacji symulowania licznik 9 cyklicznie zlicza i wprowadza wiec bledy do wszystkich obwodów detekujacych bledy 22 jednej karty, nastepnie do obwodów detekujacych 23 drugiej karty i tak dalej.Dekoder 13 otrzymuje bity mniej znaczace z licznika 9 i tworzy na swoim jedynym wyjsciu 14 sygnal logiczny, gdy jedna z jego szesnastu kombinacji macierzy nizej podanej jest potwierdzana i przedstawiana przez czesc 10 licznika 9. Sa to kombinacje, które odpowiadaja adresom obwodów realnych kontrolowanych na kazdej karcie obwodów detekujacych bledy 22 lub 23, podczas gdy 48 innych kombinacji nie odpowiadajacych realne¬ mu obwodowi jest uwazane jako adresy nierealne. Rozróznia sie wiec podczas symulacji dwa rodzaje weryfikacji, pierwsza dotyczy dobrego funkcjonowania obwodów detekcji i przegrupowywania, a druga dotyczy dobrego funkcjonowania lancucha symulujacego. Jesli realny adres jest pokazany w liczniku 9, przykladowo adres uaktywniajacy wyjscie 17 dekodera 16, odpowiedni obwód staje sie bledny przez bramke 14 i poprzez bramke przegrupowujaca 18 podaje sygnal na bramke LUB 19. W tym samym czasie dekoder 13 stwierdza, ze licznik 9 przedstawia w swojej czesci malych wag realny adres (bedacy jedna z kombinacji tablicy macierzy) i bramka 19 odpowie sygnalem logicznym zero. Taksamo dzieje sie, gdy licznik 9 przedstawi adres nierealny, to jest adres, którego czesc mniej znaczaca przedstawia jedna z 48 kombinacji nie istniejacych w tablicy. W tym przypadku nie ma wiec aktywizacji na wyjsciu 14 dekodera 13, ani aktywizacji na bramce 18.TABLICA 1 Obwód nr i 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 ( 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 0 0 1 1 1 0 0 0 1 1 0 1 1 i 0 1 1 0 0 0 1 0 1 1 1 0 0 1 04 131895 Jesli przeciwnie, srodki detekcji, przegrupowania lub symulacji sa wadliwe, to bedzie wystepowac rozbiez¬ nosc pomiedzy dwoma wejsciami bramki 19 i wejscie pamieci 30 nie bedzie aktywne, nastapi automatyczne zatrzymanie cyklu zliczania licznika 9 dla przeanalizowania bledu, przez blokade bramki I 26 na wejsciu zegaro¬ wym H licznika.Gdyby nie bylo ryzyka bledu srodków symulacji, to mozna byloby zmniejszyc adresy przyporzadkowy¬ wane do obwodu realnego i obyc sie podwójna przemiana adresów w srodkach 12 i 15. Zamiast przenosic szesc bitów mniej znaczacych adresu, przesyla sie porównanie tych bitów z szescioma bitami bardziej znaczacymi tego samego adresu. Porównanie jest przeprowadzone przez szesc bramek LUB, które na rysunku sa reprezentowane symbolicznie jako jedna bramka LUB 12.Przeksztalcenie przeciwne-inwersja ma miejsce na kazdej karcie w szesciu innych bramkach LUB 15, otrzymujacych z jednej strony adres przeksztalcony szesciu bitów, a z drugiej strony adres z odpowiedniej karty, to znaczy informacje ujawnione w czesci 11 licznika 9, gdy karta ta jest selekcjonowana. Informacje te sa wlasciwe dla tej karty i sa przesylane do urzadzenia 27. Poniewaz dotycza algebry binarnej, to adresy odnajduja sie z zasady na wyjsciu bramki LUB 15.Z faktu, ze zasada przemiany rózni sie od jednej karty do drugiej (zawartosc czesci 11 licznika 9 jest rózna), blad wprowadzony przez przeksztalcenie adresu do kart lub przez uznanie waznosci dekoderów 16 tworzy na kazdej karcie adres o róznym bledzie. Jesli tylko jeden z tych adresów przynalezy do 48 adresów nie zrealizowanych wtedy gdy adres poprawny nalezy do adresów realnych, to ten blad transformacji jest juz bledem znaczacym.Wynalazek pozwala wiec na zwiekszenie bezpieczenstwa pracy urzadzenia kontroli, gdyz zapewnia nie tylko kontrole srodków detekcji i przegrupowania, ale równiez weryfikacje samego ciagu symulujacego.Wynalazek nie jest ograniczony do kontroli dobrego dzialania ukladu czasu redundancji, ale jest stosowany generalnie do wszystkich ukladów elektronicznych badz analogowych badz numerycznych, które sa wyposazone w kilka obwodów detekujacych i odtwarzajacych bledy.Zastrzezenia patentowe 1. Urzadzenie do kontroli prawidlowego dzialania ukladu elektronicznego z n obwodami do skontrolowa¬ nia, z których kazdy na swej sygnalowej koncówce bledów podaje sygnal przyjmujacy wartosc logiczna 0 lub 1, który w jednym z tych stanów sygnalizuje blad w tym obwodzie, przy czym urzadzenie zawiera srodki przegru- powujace bledy sterowane przez te sygnaly oraz srodki symulujace bledy, które w operacji symulowania, stawiaja cyklicznie te sygnaly w stan bledny, znamienne tym, ze srodki symulujace blad zawieraja z jednej strony cykliczny licznik adresów (9) o module Nn oraz dekodery (16) adresów sterujace stan róznych sygnalów tak, ze sygnal przemieniony zostaje w stan bledny, gdy licznik zamiesci adres obwodu podajacego ten sygnal, a z drugiej strony zawieraja dekoder (13), który otrzymuje adresy wskazane przez ten licznik i który rozróznia adresy nazwane realnymi identyfikujace jeden z n obwodów i inne adresy nazwane nierealnymi, a wyjscie binarne (14) dekodera (13) jest porównywane z wyjsciem bramki przegrupowujacej (18), które otrzy¬ muje sygnal stanu bledów ze wszystkich kontrolowanych obwodów. 2. Urzadzenie wedlug zastrz. 1, znamienne tym, ze adres emitowany przez licznik (9) jest prze¬ ksztalcany dwa razy przed przylozeniem do obwodów, przy czym jedna transformacja jest inwersja drugiej. 3. Urzadzenie wedlug zastrz. 2, znamienne tym, ze regula przeksztalcania zmienia sie od jednej grupy obwodów do drugiej. 4. Urzadzenie wedlug zastrz. 3, znamienne tym, ze srodki przeksztalcajace adresy zawieraja dla pierwszej transformacji bramki logiczne LUB (12) otrzymujace z jednej strony polowe adresów o bitach bardziej znaczacych, a z drugiej strony polowe o bitach mniej znaczacych adresów przeksztalcanych, przy czym srodki przeksztalcania adresów zawieraja, dla drugiej transformacji bramki logiczne LUB (15) dla grup obwodów, a bramki te z jednej strony otrzymuja sygnaly kodowe charakterystyczne dla tych grup, a z drugiej strony prze- transformowana czesc adresów.131 895 PL

Claims (4)

  1. Zastrzezenia patentowe 1. Urzadzenie do kontroli prawidlowego dzialania ukladu elektronicznego z n obwodami do skontrolowa¬ nia, z których kazdy na swej sygnalowej koncówce bledów podaje sygnal przyjmujacy wartosc logiczna 0 lub 1, który w jednym z tych stanów sygnalizuje blad w tym obwodzie, przy czym urzadzenie zawiera srodki przegru- powujace bledy sterowane przez te sygnaly oraz srodki symulujace bledy, które w operacji symulowania, stawiaja cyklicznie te sygnaly w stan bledny, znamienne tym, ze srodki symulujace blad zawieraja z jednej strony cykliczny licznik adresów (9) o module Nn oraz dekodery (16) adresów sterujace stan róznych sygnalów tak, ze sygnal przemieniony zostaje w stan bledny, gdy licznik zamiesci adres obwodu podajacego ten sygnal, a z drugiej strony zawieraja dekoder (13), który otrzymuje adresy wskazane przez ten licznik i który rozróznia adresy nazwane realnymi identyfikujace jeden z n obwodów i inne adresy nazwane nierealnymi, a wyjscie binarne (14) dekodera (13) jest porównywane z wyjsciem bramki przegrupowujacej (18), które otrzy¬ muje sygnal stanu bledów ze wszystkich kontrolowanych obwodów.
  2. 2. Urzadzenie wedlug zastrz. 1, znamienne tym, ze adres emitowany przez licznik (9) jest prze¬ ksztalcany dwa razy przed przylozeniem do obwodów, przy czym jedna transformacja jest inwersja drugiej.
  3. 3. Urzadzenie wedlug zastrz. 2, znamienne tym, ze regula przeksztalcania zmienia sie od jednej grupy obwodów do drugiej.
  4. 4. Urzadzenie wedlug zastrz. 3, znamienne tym, ze srodki przeksztalcajace adresy zawieraja dla pierwszej transformacji bramki logiczne LUB (12) otrzymujace z jednej strony polowe adresów o bitach bardziej znaczacych, a z drugiej strony polowe o bitach mniej znaczacych adresów przeksztalcanych, przy czym srodki przeksztalcania adresów zawieraja, dla drugiej transformacji bramki logiczne LUB (15) dla grup obwodów, a bramki te z jednej strony otrzymuja sygnaly kodowe charakterystyczne dla tych grup, a z drugiej strony prze- transformowana czesc adresów.131 895 PL
PL1980225206A 1979-07-11 1980-06-25 Apparatus for monitoring proper operation of electronic circuit PL131895B1 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR7918030A FR2461261A1 (fr) 1979-07-11 1979-07-11 Dispositif de controle de bon fonctionnement d'un equipement electronique

Publications (2)

Publication Number Publication Date
PL225206A1 PL225206A1 (pl) 1981-04-10
PL131895B1 true PL131895B1 (en) 1985-01-31

Family

ID=9227773

Family Applications (1)

Application Number Title Priority Date Filing Date
PL1980225206A PL131895B1 (en) 1979-07-11 1980-06-25 Apparatus for monitoring proper operation of electronic circuit

Country Status (12)

Country Link
US (1) US4283720A (pl)
EP (1) EP0022965B1 (pl)
JP (1) JPS5657152A (pl)
CA (1) CA1147813A (pl)
DE (1) DE3062615D1 (pl)
FI (1) FI70088C (pl)
FR (1) FR2461261A1 (pl)
IE (1) IE50004B1 (pl)
MX (1) MX148231A (pl)
PL (1) PL131895B1 (pl)
RO (1) RO80911A (pl)
ZA (1) ZA804154B (pl)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59117698A (ja) * 1982-12-25 1984-07-07 株式会社 サタケ 色彩選別機の故障診断装置
US4528458A (en) * 1984-01-06 1985-07-09 Ncr Corporation Self-diagnostic redundant modular power supply
US4535598A (en) * 1984-05-14 1985-08-20 Carrier Corporation Method and control system for verifying sensor operation in a refrigeration system
US5193177A (en) * 1988-11-26 1993-03-09 Motorola, Inc. Fault indicating microcomputer interface units
GB9121540D0 (en) * 1991-10-10 1991-11-27 Smiths Industries Plc Computing systems and methods
US5446451A (en) * 1993-06-08 1995-08-29 Servo Corporation Of America On board hot bearing detector system with fault detection
US6064312A (en) * 1998-07-31 2000-05-16 Hewlett-Packard Company Method and apparatus for automatic verification of measurement probe functionality and compensation
DE60223156T2 (de) * 2001-09-20 2008-09-04 Honeywell Inc. Aktive geräuschfilterung für sprachübertragungssysteme
JP4255366B2 (ja) * 2003-11-28 2009-04-15 富士通株式会社 ネットワーク監視プログラム、ネットワーク監視方法、およびネットワーク監視装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3257546A (en) * 1963-12-23 1966-06-21 Ibm Computer check test
US3638191A (en) * 1968-01-08 1972-01-25 Weltronic Co Production monitoring system
US3858181A (en) * 1973-10-17 1974-12-31 Martin Marietta Corp Monitoring system
JPS5127242A (en) * 1974-08-30 1976-03-06 Komatsu Mfg Co Ltd Kensetsusharyo no jidoanzenkeihosochi

Also Published As

Publication number Publication date
FI70088C (fi) 1986-09-12
IE50004B1 (en) 1986-01-22
ZA804154B (en) 1981-07-29
FI70088B (fi) 1986-01-31
CA1147813A (fr) 1983-06-07
EP0022965A1 (fr) 1981-01-28
DE3062615D1 (en) 1983-05-11
RO80911A (ro) 1983-02-01
FR2461261A1 (fr) 1981-01-30
IE801432L (en) 1981-01-11
EP0022965B1 (fr) 1983-04-06
PL225206A1 (pl) 1981-04-10
US4283720A (en) 1981-08-11
FI802176A (fi) 1981-01-12
MX148231A (es) 1983-03-28
JPS5657152A (en) 1981-05-19
JPS6321931B2 (pl) 1988-05-10
FR2461261B1 (pl) 1981-07-17

Similar Documents

Publication Publication Date Title
US4001818A (en) Digital circuit failure detector
US4195770A (en) Test generator for random access memories
US4597042A (en) Device for loading and reading strings of latches in a data processing system
US3497685A (en) Fault location system
EP0006328A1 (en) System using integrated circuit chips with provision for error detection
US5422891A (en) Robust delay fault built-in self-testing method and apparatus
US4084262A (en) Digital monitor having memory readout by the monitored system
CA1242814A (en) Self diagnostic cyclic analysis testing system (cats) for lsi/vlsi
EP0589553A1 (en) Register to enable and disable built-in testing logic
US3723868A (en) System for testing electronic apparatus
KR920005233B1 (ko) 데이타 처리 시스템의 시험 및 보수 방법과 장치
US3851161A (en) Continuity network testing and fault isolating
PL131895B1 (en) Apparatus for monitoring proper operation of electronic circuit
US3634665A (en) System use of self-testing checking circuits
CA1208795A (en) Data processing scan-art system
US3237157A (en) Apparatus for detecting and localizing malfunctions in electronic devices
US4471484A (en) Self verifying logic system
KR100200481B1 (ko) 테스트 회로
EP0028091B1 (en) Fault detection in integrated circuit chips and in circuit cards and systems including such chips
US3735255A (en) Apparatus and method for testing a multi-terminal logic circuit capable of detecting fixed and intermittant faults
EP0137902B1 (en) Interface checking apparatus
US3573445A (en) Device for programmed check of digital computers
CA1260572A (en) Diagnostic method for addressing arrangement verification
EP0599524A2 (en) Self test mechanism for embedded memory arrays
US4267594A (en) Decommutator patchboard verifier