Przedmiotem wynalazku jest mikrokomputerowy zestaw centralnej rejestracji i przetwarzania danych przenoszacy informacje za pomoca bloku sprzegajacego komputer cyfrowy ze sterowanym lub kontrolowanym obiektem, na przyklad procesem technologicznym.W ukladach sterowania procesami przemyslowymi za pomoca komputera, wielkosci charak¬ terystyczne procesu, przetworzone przez przetworniki na odpowiednie sygnaly elektryczne sa przekazywane do komputera za posrednictwem odpowiednich urzadzen sprzegajacych. Z reguly urzadzeniami tymi sa pakiety dolaczone do magistrali sprzezenia liniowego. Wymiana informacji pomiedzy pakietem i komputerem odbywa sie za posrednictwem bloku sprzegajacego. Komputer chcac uzyskac w odpowiedniej chwili informacje z okreslonego pakietu musi stwierdzic, czy pakiet ten jest gotów do jej przekazania. Gotowosc pakietu do transmisji informacji sprawdzanajest przez przesylanie do komputera sygnalów o jego stanie. Sygnalami takimi moga byc: sygnal potwierdze¬ nia zaadresowania pakietu, sygnal gotowosci do transmisji, sygnal bledu informacji, sygnal awarii i tym podobne.W znanych sposobach przekazywanie sygnalów kontrolnych o stanie pakietu odbywa sie wieloetapowo, to znaczy, ze w odpowiedzi na odpowiednie sygnaly komputera nastepuje przekaza¬ nie sygnalu kontrolnego z pakietu, przy czym cykl przekazan powtarza sie wielokrotnie dla szeregu kontrolnych stanów pakietu. Poszczególne sygnaly pakietu przekazywane sa odrebnymi liniami magistrali sprzezenia, a zatem ilosc linii magistrali i ilosc nadajników kontrolnych sprzezenia odpowiada ilosci sygnalów kontrolnych wysylanych przez pakiet.Ponadto wieloetapowosc przekazywania sygnalów kontrolnych powoduje, ze czas ich przeka¬ zywania moze byc znacznie dluzszy od czasu transmisji wlasciwej informacji. Istotna niedogodnos¬ cia znanych sposobów jest to, ze przekazywanie sygnalów kontrolnych odbywa sie w przerwach transmisji informacji.Zmniejszenie ilosci linii magistrali sprzezenia i ilosci nadajników sygnalów kontrolnych, przy jednoczesnym skróceniu cyklu operacji potrzebnych dla przekazania informacji umozliwia sposób przekazywania sygnalów kontrolnych informujacych o stanie ukladów cyfrowych wedlug pol¬ skiego opisu patentowego nr 87 825. W rozwiazaniu wedlug tego patentu poszczgólne sygnaly2 130 620 kontrolne informujace o stanie pakietu wejsciowego lub wyjsciowego koduje sie w pakiecie tak, ze ilosc sygnalów kontrolnych wysylanych przez pakiet jest mniejsza od ilosci kontrolnych stanowi w postaci zakodowanej przekazuje sie je z zaadresowanego pakietu w czasie trwania wlasciwej transmisji po liniach magistrali sprzezenia liniowego. Kombinacje kodowe odbiera sie tak, ze przekazuja tylko jeden, najwazniejszy w danej chwili i dla danego pakietu sygnal kontrolny, przy czym ilosc nadajników zakodowanych sygnalów kontrolnych i ilosc linii magistrali sprzezenia liniowego wykorzystywanych do przekazywania sygnalów kontrolnychdobiera sie w zaleznosci od wlasciwosci pakietu.Znane uklady przenoszace informacje zawieraja szereg rejestrów buforowych posrednicza¬ cych w przekazywaniu informacji pomiedzy zródlem informacji a komputerem, najczesciej stoso¬ wana jest czteropoziomowa struktura sprzezenia: blok funkcjonalny — sterownik kasety zawierajacej bloki funkcjonalne — blok laczacy kasety z komputerem— komputer. W takim przy¬ padku, obok rejestrów dla informacji zródlowej w blokach funkcjonalnych i rejestrów komputera, bywaja stosowane rejestry buforowe w sterownikach kasety i bloku sprzegajacym. Fakt ich zastosowania wynika z przyjetej zasady dokonywania transmisji informacji pomiedzy poszczegól¬ nymi poziomami struktury w scisle okreslonych chwilach czasowych.Wada dotychczas stosowanych rozwiazan jest koniecznosc zastosowania rejestrów, które nie biora udzialu w przetwarzaniu informacji, ale sluza jednoczesnie dojej przekazywania. Zastosowa¬ nie rejestrów buforowych podnosi koszt urzadzenia oraz znacznie zwieksza jego zawodnosc, poniewaz rejestry sa bardziej podatne na zaklócenia niz uklady kombinacyjne.Wymienionej wady nie posiada uklad przenoszacy informacje w urzadzeniu sprzegajacym komputer ze sterowanym lub kontrolowanym obiektem, wedlug polskiego opisu patentowego nr 89 765. W rozwiazaniu tym informacja z rejestrów w blokach funkcjonalnych jest przenoszona do bloku sterujacego bezposrednio przez bramke sterownika i bramke bloku funkcjonalnego, które to bramki sa otwierane jednoczesnie. Bramki umieszczone w bloku sterujacym sa otwierane w chwilach odpowiednich do transmisji z punktu widzenia komputera, przez sygnaly wytworzone w ukladzie opózniajacym. Rejestr buforowy umieszczony w bloku sterujacym w celu buforowania informacji przesylanych z komputera do bloków funkcjonalnych przechowuje równiez informacje przesylane z bloków funkcjonalnych do komputera, na czas ich partiowego przesylania.Celem wynalazkujest opracowanie zmodyfikowanej struktury sprzezenia ukladów przenosza¬ cych informacje, pozwalajacej na budowe interfejsów o wiekszej ilosci standardowych modulów i ograniczenie skomplikowania modulów bloków sprzegajacych do niezbednego minimum, poprzez wprowadzenie w miejsce przestarzalego sprzetu informatycznego takiego jak: Mera 305-PI, Mera 400-PI, Odra 1325-PI, PDP-11 CAMAC, PDP 8-ISC i tym podobnych bardziej nowoczesnych mikrokomputerów bazujacych na mikroprocesorze INTEL 8080 np. PSPD 90.Istota wynalazku polega na tym, ze w znanym mikrokomputerowym zestawie centralnej rejestracji i przetwarzania danych skladajacym sie z mikrokomputera sprzegajacego z pakietem obslugi przerwan, które z kolei poprzez interfejs sa sprzegniete z obiektem sterowanym, wprowa¬ dzono dodatkowo adapter interfejsu polaczony od stronyjego wejscia liniami danych, adresowymi i sterujacymi z mikrokomputerem, a od strony jego wyjscia liniami danych, adresowymi i steruja¬ cymi z blokiem sprzegajacym, przy czym dodatkowo wejscia adaptera interfejsu polaczone jest liniami przerwan z blokiem sprzegajacym oraz liniami przerwan z pakietem obslugi przerwan.Adapter interfejsu zawiera blok transmisji danych polaczony linia adresu z dekoderem grupo¬ wym adresu oraz modul generacji sygnalu strobujacego, przy czym blok transmisji danych stanowi osiem identycznych segmentów sprzegajacych pojedyncza linie danych z mikrokomputera z liniami danych bloku sprzegajacego. Kazdy z tych segmentów sklada sie z rezystora polaczonego z wejsciem pierwszym bramki pierwszej oraz wyjsciem bramki drugiej z otwartym kolektorem, a do wejscia pierwszego bramki drugiej dolaczony jest rezystor drugi oraz linia danych z bloku sprzega¬ jacego, natomiast do drugiego jej wejscia dolaczone jest wyjscie bramki trzeciej, do której wejsc dolaczona jest linia adresu oraz linia kierunku transmisji, a wejscie drugie bramki pierwszej polaczone jest z wyjsciem bramki czwartej, do której wejsc dolaczona jest linia adresu i linia kierunku transmisji, zas wyjscie bramki pierwszej poprzez trzeci rezystor polaczone jest z odpo¬ wiednia linia danych z bloku sprzegajacego.1 130620 3 Dekoder grupowy adresu sklaoa sie z czterech bramek, których wyjscia poprzez cztery rezystory sa polaczone z liniami adresowymi bloku sprzegajacego, a do wejsc tych bramek dolaczone jest wyjscie bramki piatej praz cztery linie adresowe z mikrokomputera, natomiast do wejsc bramki piatej dolaczona jest kMejna linia adresowa z mikrokomputera oraz wyjscie inwer- tera, którego wejscie jest dolaczone io nastepnej linii adresu z mikrokomputera.Modul generacji sygnalu strobujacego zawiera dwie /bramki, inwerter oraz rezystor, przy czym wyjscie bramki pierwszej poprzez rezystor dolaczonb jest do linii strobu bloku sprzegajacego, a do wejscia tej bramki jest dolaczone wyjscie bramifi drugiej oraz wyjscie inwertera, natomiast do wejsc bramki drugiej sa dolaczone linie kierunki transmisji, zas do wejscia inwertera dolaczona jest linia zegarowa. / Modyfikacja zestawu wedlug wynalazku pozwala na zbudowanie uniwersalnego bloku sprze¬ gajacego dla danej klasy komputerów, na przyklad mikrokomputerówosmiobitowych, któryjest modulem interfejsu oraz dodatkowego, prostego ukladu adaptacyjnego, ponadto wprowadzenie adaptera interfejsu jako ogniwa posredniego pomiedzy mikrokomputer a blok sprzegajacy poz¬ wala na zastosowanie bardziej nowoczesnych mikrokomputerów, zwiekszenie uniwersalnosci interfejsu PI, wydluzenie serii produkcyjnej pakietów typu BS02, a tym samym obnizenie ich kosztów produkcji, jak równiez umozliwia on zbudowanie nowoczesnego zestawu do sterowania procesami technologicznymi o wielu wlasciwosciach eksploatacyjnych.Przedmiot wynalazku jest przedstawiony w przykladzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy mikrokomputerazestawu centralnej rejestracji i przetwarzana danych, a fig. 2—schemat ideowy adaptera interfejsu.Mikrokomputerowy zestaw sklada sie z mikrokomputera PSPD 90 sprzezonego liniami A danych, adresowymi i sterujacymi, z adapterem interfejsu Al, który z koleijest polaczony liniami B danych, adresowymi i sterujacymi, z blokiem sprzegajacym BS02. Adapter interfejsu Al dodat¬ kowo jest polaczony liniami przerwan G,F z blokiem sprzegajacym BS02 oraz pakietem obslugi przerwan PS 22. Z kolei blok sprzegajacy BS02 jest sprzezony z obiektem O sterowanym lub kontrolowanym poprzez linie informacyjne C, a pakiet obslugi przerwan PS 22 sprzezony jest liniami przerwan E i liniami informacyjnymi D, poprzez interfejsI z obiektem O. Adapter interfejsu Al zawiera blok transmisji danych 1 polaczony z linia adresu ADR z koderem grupowym adresu 2 oraz modulu generacji sygnalu strobujacego 3.Blok transmisji danych 1 stanowi osiem identycznych segmentów sprzegajacych pojedyncza linie danych D7-D0 z mikrokomputera PSPD 90 z liniami danych BYO-BY7i BEO-BE7 bloku sprzegajacego BS02. Kazdy z tych segmentów sklada sie z rezystora Rl polaczonego z wejsciem bramki BI oraz wyjsciem bramki B2 z otwartym kolektorem, a do wejscia pierwszego bramki B2 dolaczony jest rezystor R2 oraz linia danych BE z bloku sprzegajacego BS02, natomiast do drugiegojego wejscia dolaczone jest wyjscie bramki B3, do której wejsc dolaczonajest linia adresu ADR i linia kierunku transmisji L/OR. Wejscie bramki BIjest polaczone z wyjsciem bramki B4, do której wejsc dolaczona jest linia adresu ADR oraz linia kierunku transmisji I/OW.Z kolei wyjscie bramki BI poprzez rezystor R3 jest polaczone z odpowiednia linia danych BY1-BY7.Dekoder grupowy adresu 2 sklada sie z czterech bramek B5-B8, których wyjscia poprzez rezystory R4-R7 sa polaczone z liniami adresowymi BAO-BA3 bloku sprzegajacego BS02. Do linii BA1 dolaczona jest linia adresu ADR, a do wejsc bramek B5-B8jest dolaczone wyjscie bramki B9 oraz linie adresowe A3-AOmikrokomputera PSPD 90. Z kolei do wejsc bramki B9 dolaczonajest linia adresowa A4 mikrokomputera PSPD 90 oraz wyjscie inwertera B10, którego wejscie dola¬ czone jest do linii adresu A5 mikrokomputeraPSPD 90.Modul generacji sygnalu strobowego 3 zawiera bramke Bil, której wyjscie poprzez rezystor R8 jest dolaczone do linii strobu Js bloku sprzegajacego BS02. Do wejscia bramki Bil jest dolaczone wyjscie bramki B12 oraz wyjscie inwertera B13. Z kolei do wejsc bramki B12 sa dolaczone linie kierunku transmisji I/OR i I/OW, a do wejscia inwertera B13 dolaczona jest linia zegarowa0 2TTL mikrokomputeraPSPD 90.System wedlug wynalazku umozliwia przesylanie informacji z obiektu O domikrokomputera PSPD90, a z niego do obiektu O za posrednictwem interfejsu I, bloku sprzegajacego BS02 i adaptera interfejsu Al, z wykorzystaniem pakietu PS 22.4 130620 Przesylanie informacji z mikrokomputera PSPD 90 odbywa sie w nastepujacy sposób: mikro¬ komputerPSPD 90 wysyla do bloku sprzegajacego BS 02 za posrednictwem adaptera interfejsu Al adres bloku funkcjonalnego w interfejsie I, dane stanowiace informacje przeznaczona do wyslania do obiektu za posrednictwem wyzej wymienionego bloku funkcjonalnego oraz inicjuje prace interfejsu I, polegajaca na przeslaniu danych przez zaadresowany blok funkcjonalny do obiektu.W przypadku niepoprawnej transmisji, np. braku zaadresowanego bloku funkcjonalnego, awarii interfejsu — blok sprzegajacy BS02 generuje sygnal przekazywany do mikrokomputera PSPD 90 linia przerwan 6 za posrednictwem adaptera interfejsu AL Przesylanie informacji z obiektu O do mikrokomputera PSPD 90 moze byc inicjowane przez ten mikrokomputer lub przez blok funkcjonalny interfejsu I. W pierwszym przypadku mikrokomputerPSPD 90 wysyla do bloku sprzegajacego BS02 za posrednictwem adaptera interfejsu Al adres bloku funkcjonalnego w interfejsie I, z którego chce odczytac dane i inicjuje prace interfejsu I, polega na przeslaniu danych z obiektu O przez zaadresowany blok funkcjonalny do bloku sprzezenia BS 02.Nastepnie mikrokomputer PSPD 90 odczytuje informacje z bloku sprzezenia BS 02 za posred¬ nictwem adaptera interfejsu Al. W drugim przypadku blok funkcjonalny, który chce byc obsluzony inicjuje operacje komunikacji generujac sygnal przekazywany linia przerwan E do mikrokompu¬ tera przez pakiet obslugi przerwan PS 22 i adapter interfejsu AL Po odebraniu tego sygnalu — zwanego sygnalem przerwania — mikrokomputer PSPD 90 realizujac program obslugi tego przerwania identyfikuje adres bloku funkcjonalnego, który zglosil przerwanie, po czym wykonuje operacje odczytu informacji z tego bloku. Operacja ta przebiega identycznie jak w opisanym wyzej przypadku pierwszym. W obu przypadkach przesylania informacji z obiektu O do mikrokompu¬ tera moze zaistniec fakt niepoprawnej transmisji. Wówczas,podobnie jak w przypadku przesylania informacji z mikrokomputera do obiektu, blok sprzegajacy BS02 generuje sygnal przerwania przekazywany do mikrokomputera linia przerwan za posrednictwem adaptera interfejsu AL Adapter interfejsu Al umozliwia wspólprace mikrokomputera PSPD 90 zbudowanego na bazie mikroprocesora INTEL 8080 z blokiem sprzegajacym BS02 interfejsu I. Spelnia on kilka podstawowych funkcji, a mianowicie: — dopasowanie logiki ujemnej sygnalów bloku sprzegajacego BS 02 z logika dodatnia sygna¬ lów mikrokomputera PSPD 90; — wspólprace jednokierunkowych linii transmisji danych BEO...BE7 i BYO...BY7bloku sprzegajacego BS02 z dwukierunkowymi liniami danych D7...DO mikrokomputera PSPD 90; — Adresowanie rejestrów buforowych bloku sprzegajacego BS 02 za pomoca uniwersalnych linii adresowych AO...A7 mikrokomputera PSPD 90; — strobowanie pracy bloku sprzegajacego.Powyzsze funkcje realizowane sa przez blok transmisji danych 1, dekoder grupowy adresu 2 i modul generacji sygnalu strobujacego 3. Blok transmisji danych 1 sklada sie z osmiu identycznych ukladów, z których kazdy umozliwia wspólprace dwukierunkowej linii danych D7...DO mikro¬ komputera PSPD 90 z jednokierunkowymi liniami odbioru danych BYO...BY7 i nadawania danych BEO...BE7 bloku sprzegajacego BS 02. Jesli dane maja byc przesylane z mikrokomputera PSPD 90 do bloku sprzegajacego BS 02, wówczas linia I/OR ma stan wysoki, zas linia I/OW stan niski. Powoduje to, ze na wyjsciu bramki B4 jest stan wysoki (pod warunkiem, ze sygnal ADR, wytworzony w ukladzie dekadora grupowego adresu 2 ma stan niski), zas na wyjsciu bramki B3jest stan niski. W tej sytuacji bramka B2 jest zamknieta, zas bramka BI jest otwarta i na jej wyjsciu uzyskuje sie zanegowany stan linii D7, a wiec zrealizowane zostalo przeslanie sygnalu z linii D7 na linie BYO z równoczesna zamiana jego logiki.Jesli dane maja byc przeslane z bloku sprzegajacego do mikrokomputera, wówczas stan linii I/OR i I/OW jest odwrotny jak wyzej opisany i równiez odwrotny jest stan bramek B3 i B4.Wówczas bramka BI jest zamknieta, zas bramka B2 otwarta, co realizuje przeslanie sygnalu z linii BEO na linie D7 z równoczesna zamiana jego logiki. Rezystory Rl, R2 i R3 znajdujace sie w ukladzie pelnia odpowiednio funkcje polaryzacji oraz dopasowania równoleglego i szeregowego linii.Detektor grupowy adresu 2 na podstawie adresu wysylanego z minikomputera na linie adresowe A7...AO wytwarza na liniach BAO-BA7 zakodowany adres rejestru buforowego w bloku sprzegajacym BS02, z którego ma byc odczytana, lub do którego ma byc wyslana informacja.130620 5 Odb j^a sie to w ten sposób, ze zanegowany stan linii A3...AO przenoszonyjest na linie BAO...BA3 prze? bramki B5...B8, jesli sa one otwarte wysokim stanem na wyjsciu bramki B9. Ma to miejsce, jesli ttan linii A5 jest wysoki, zas stan linii A4 niski, co jest równoznaczne z zaadresowaniem odp/viedniego rejestru buforowego w bloku sprzegajacym BS02. Wówczas sygnal ADR ma stan nisk^ co powoduje dzialanie przedstawione w opisie bloku transmisji danych. Rezystory R4...R7 pelr/4 funkcje szeregowego dopasowania linii. po operacji sygnalu strobu linii Js bloku sprzegajacego BS 02 wykorzystano sygnal zegarowy 0 2lTL mikrokomputera PSPD 90. Sygnal ten, majacy logike ujemna, przenoszonyjest przez linie Js (H;z zmiany logiki) przez inwerter B13 i bramke Bil, pod warunkiem, ze na wyjsciu bramki B12 jest )tan wysoki. Ma to miejsce tylko wtedy, gdy stan którejs zlinii I/OR lub I/OWjest niski,cojest równoznaczne z komunikacja mikrokomputera PSPD 90 z urzadzeniami zewnetrznymi, a nie z parfiecia operacyjna. Rezystor R8 w tym ukladzie spelnia funkcje szeregowego dopasowania linii./ Zastrzezenia patentowe Zl. Mikrokomputerowy zestaw centralnej rejestracji i przetwarzania danych skladajacy sie z ikrokomputera sprzegnietego z blokiem sprzegajacym i pakietem obslugi przerwan, które z kolei poprzez interfejs sa sprzegniete z obiektem sterowanym, znamienny tym, ze zawiera dodatkowo adapter interfejsu (Al) polaczony od stronyjego wejscia liniami (A) danych, adresowymi i steruja¬ cymi z mikrokomputerem (PSPD 90), a od strony jego wyjscia liniami (B) danych, adresowymi i sterujacymi z blokiem sprzegajacym (BS 02), a ponadto wyjscie adaptera interfejsu (Al) polaczone jest liniami (G) przerwan z blokiem sprzegajacym (BS02) oraz liniami (F) przerwan z pakietem obslugi przerwan (PS22). 2. Mikrokomputerowy zestaw wedlug zastrz. 1, znamienny tym, ze adapter interfejsu (Al) stanowi blok transmisji danych (1), polaczony z linia adresu (ADR) z detektorem grupowym adresu (2), sprzezony z modulem generacji sygnalu strobujacego (3). 3. Mikrokomputerowy zestaw wedlug zastrz. 1 albo 2, znamienny tym, ze blok transmisji danych (1) adaptera interfejsu (Al) stanowi osiem identycznych segmentów sprzegajacych pojedyn¬ cza linie danych (D7-D0) z mikrokomputerem (PSPD-90) liniami danych (BY0-BY7) i (BE 0-BE7)bloku sprzegajacego (BS 02), przy czym kazdy z tych segmentów sklada sie z rezystora (Rl) polaczonego z wejsciem bramki (BI) oraz wyjsciem bramki (B2) z otwartym kolektorem, a do wejscia pierwszego bramki (B2) dolaczony jest rezystor (R2) oraz linie danych (BE) z bloku sprzegajacego (BS02), natomiast do drugiego jego wejscia dolaczone jest wyjscie bramki (B3), do której wejsc dolaczonajest linia adresu (ADR) oraz linia transmisji (I/OR), zas wejscie bramki (Dl) jest polaczone z wyjsciem bramki (B4), do których wejsc dolaczona jest linia adresu (ADR) i linia kierunku transmisji (I/OW), a wyjscie bramki (BI) poprzez rezystor (R3) jest polaczone z odpo¬ wiednia linia danych (BY1-BY7). 4. Minikomputerowy zestaw wedlug zastrz. 1 albo 2, znamienny tym, ze detektor grupowy adresu (2) adaptera interfejsu (Al) sklada sie z czterech bramek (B5-B8), których wyjscia poprzez rezystory (R4-R7) sa polaczone z liniami adresowymi (BA0 -BA3) bloku sprzegajacego (BS02), przy czym do wyjsc bramek (B5-B8) jest dolaczone wyjscie bramki (B9) oraz linie adresowe (A3-A0) mikrokomputera(PSPD-90), a do wejsc bramki (B9) dolaczonajest linia adresowa (A4) mikrokomputera oraz wyjscie interwera (B10), którego wejscie dolaczone jest do linii adresu (A5) mikrokomputera(PSPD-90). 5. Mikrokomputerowy zestaw wedlug zastrz. 1 albo 2, znamienny tym, ze modul generacji sygnalu strobujacego adaptera interfejsu (Al) zawiera bramke (Bil), której wyjscie poprzez rezy¬ stor (R8) jest dolaczone do linii strobu (Js) bloku sprzegajacego (BS02), a do jej wejscia jest dolaczone wyjscie bramki (B12) oraz interwera (B13), natomiast do wejsc bramki (B12) sa dola¬ czone linie kierunku transmisji (I/OR) i (I/OW), a do wejscia inwertera (B13) dolaczona jest linia zegarowa ( 0 TTL).130620 £ 1 "n 8*0? P3 22 <^ ^0 •—/ 7 C-^ 0 Fiai *% * I RyZ PracowniaPoligraficzna UP PRL. Naklad 100 egc.Ona 100 zl PL