Przedmiotem wynalazku jest szybki przetwornik analogowo-cyfrowy, przetwarzajacy prad lub napiecie wejsciowe na kombinacje m x n bitów. Przetworniki takie stosowane sa w technice pomiarowej i w automatyce, a zwlaszcza przy numerycznej obróbce sygnalów w czasie rzeczywistym.Przetworniki analogowo-cyfrowe, których szybkosc dzialania jest istotna 1 podlega optymalizacji sa odrebne klasa urzadzerf, rózniaca sie w istotny sposób od innych prze¬ tworników* Maksymalna szybkosc zapewniaja dwa zasadniczo odmienne rozwiazania, w prak¬ tyce rózniace sie szybkoscia i dokladnoscia, a przede wszystkim - zlozonoscia ukladu.Pierwszy rodzaj to przetwornik bezposredni zlozony z wielu komparatorów porównujacych wielkosc wejsciowa /napiecie lub prad/, kazdy ze swoja odrebna wielkoscia odniesienia.Komparatorów jest tyle, ile róznych poziomów powinien wyodrebniac przetwornik w calym zakresie zmiennosci wielkosci wejsciowej. Poziomy te odpowiadaja wielkosciom odniesie¬ nia, niezmiennym w czasie przetwarzania, dostarczanym przez odpowiednie uklady stabi¬ lizujace.Wynik okreslony jest zaleznoscia pomiedzy iloscia lub waga komparatorów sygnali¬ zujacych "Wielkosc wejsciowa wieksza...H i "Wielkosc wejsciowa mniejsza od zadanej wielkosci odniesienia". Dla celów dalszej obróbki wyniku, wyjscia komparatorów laczy sie z siecia logiczna przeksztalcajaca wynik do postaci kombinacji n - bitów, a nie¬ kiedy z rejestrem wyjsciowym, jezeli urzadzenia wspólpracujace z przetwornikiem wyma¬ gaja odczytu w okreslonych momentach czasowych. Struktura logiczna przetwornika Jest bardzo prosta: stabilizatory wielkosci odniesienia - komparatory - siec logiczna i ewentualnie rejestr wyjbciowy, a szybkosc bardzo znaczna, ograniczona jedynie szyb¬ koscia jednokrotnego porównania i czasem propagacji sieci logicznej, jednakze ilosc komparatorów i zlozonosc sieci rosnie wykladniczo ze wzrostem ilosci bitów wyniku.Zwieksza sie równiez zlozonosc ukladów zasilajacych i dopasowujacych. Przetwornik np. 8 - bitowy wymagalby 256 komparatorów.2 128 440 Drugi rodzaj to przetwornik ze sprzezeniem zwrotnym dokonujacy przetwarzania cyk¬ licznie, wyposazony w jeden komparator dokonujacy wielokrotnego porównania wielkosci wejsciowej ze zmieniajaca sie w trakcie przetwarzania wielkoscia odniesienia* Wynik ustalony jest w kolejnych krokach, bit po bicie poczawszy od najstarszego, przy czym bity Juz okreslone i zapisane w rejestrze wyjsciowym poprzez uklad sprzezenia zwrotnego tj. przetwornik cyfrowo-analogowy wplywaja na wielkosc odniesienia.Urzadzenie przypomina uklad regulacji nadaznej, w którym w miare kolejnych kroków cyklu przetwarzania chwilowy wynik coraz dokladniej odpowiada wartosci koncowej, a wiel¬ kosc odniesienia zbliza do wielkosci wejsciowej. Uklad ma bardziej skomplikowana stru¬ kture logiczna, z uzaleznieniem czasowym - kolejne stany na wyjsciu komparatora, bedace wynikiem porównania w kolejnych krokach cyklu przetwarzania musza byc zapisywane na odpowiednich pozycjach rejestru wyjsciowego w okreslonym porzadku; od najstarszego.Na poczatku kroku stany te sa wpisywane "na próbe", a nastepnie, stosownie do wy¬ niku porównania, podtrzymywane lub wymazywane. Stan rejestru w kazdej chwili powinien byc odwzorowany na wejsciu odniesienia komparatora. Wyjscie komparatora polaczone jest poprzez uklad rozrzadu z wejsciami rejestru wyjsciowego. Wyjscia rejestru, niezaleznie od wspólpracujacych urzadzen zewnetrznych, polaczone sa z wejsciami ukladu sprzezenia zwrotnego /przetwornika cyfrowo-analogowego/, z którego wyjscia podawana jest do kom¬ paratora aktualna wielkosc odniesienia9 tj. przetwarzane w poprzednich krokach bity starsze ? bit aktualny "na próbe". Wynik porównania akceptuje lub wymazuje "próbe".Uklad rozrzadu ma wewnetrzny generator taktujacy /zegar/ okreslajacy czas kolej¬ nych kroków oraz poczatek i koniec cyklu przetwarzania. W porównaniu z przetwornikiem bezposrednim uklad ze sprzezeniem zwrotnym cechuje znaczne zmniejszenie szybkosci dzia¬ lania - czas porównania w kazdym kroku, obok opóznienia komparatora i sieci logicznej, zblizonych w obu ukladach, zwieksza sie w drugim przypadku o czas ustalenia wielkosci odniesienia, a ponadto cykl przetwarzania sklada sie z tylu kroków, ile jest bitów wyniku. Jednakze zaleta ukladu ze sprzezeniem zwrotnym Jest prostota konstrukcyjna, widoczna juz przy wzglednie malej dokladnosci. Przy okolo 3-4 bitach Wyniku obydwa rodzaje ukladów wykonane przy uzyciu standardowych, produkowanych seryjnie ukladów scalonych sa podobnej wielkosci.W znanych ukladach mozliwe jest wiec osiagniecie duzej szybkosci przetwarzania kosztem dokladnosci wyniku lub zachowanie duzej dokladnosci przy znacznie zmniejszonej szybkosci dzialania.Istota rozwiazania wedlug wynalazku jest ukl*3 szybkiego przetwornika analogowo- cyfrowego z ukladem komparatorów i z ukladem sprz, zwrotnego, w którym kazde z n wyjsc sieci logicznej komparatorów jest polaczone z wejsciem kazdej z m sekcji rejestru wyjsciowego, a nastepnie przez ten rejestr z wejsciami ukladu sprzezenia zwrot¬ nego. Wyjscia kolejnych m sekcji rejestru sa dolaczone do wejsc ukladu sprzezenia zwrot¬ nego o 2n - krotnie nizszej wadze.Uklad wedlug wynalazku umozliwia n - krotne zwiekszenie szybkosci przetwarzania przy utrzymaniu stopnia zlozonosci konstrukcji. Uklad wedlug wynalazku zostanie blizej objasniony na przykladzie wykonania przedstawionym na rysunku, którego fig. 1 pokazuje przetwornik napiecia na kombinacje 8=4x2 bitów, a fig. 2 na kombinacje 9=3x3 bitów.Pokazany na fig. 1 przetwornik 8-bitowy, okreslajacy w kazdym z m = 2 kroków cyklu przetwarzania n = 4 bitów wyniku zawiera w ukladzie przetwornik bezposredni 1 i elementy, z wyjatkiem komparatora, przetwornika ze sprzezeniem zwrotnym 2. 16 kompa¬ ratorów 1.1f których wyjscia polaczone sa z siecia logiczna 1.2 daje kazdorazowo 4-bl- towy wynik porównania. Wyjscia sieci logicznej 1.2 polaczone sa z wejsciami starszej i mlodej sekcji rejestru wyjsciowego 2.1. Wejscia zapisujace i zerujace polaczone sa z wyjsciami ukladu rozrzadu 2.3. Do wyjsc rejestru 2.1 dolaczone sa urzadzenia zew-128 440 3 netrzne i równoczesnie przetwornik cyfrowo-analogowe bedacy elementem sprzezenia zwrot¬ nego 2.2 o 16 wyjsciach, dolaczonych do wejsc odniesienia komparatorów 1.1 i dostarcza¬ jacych napiec odniesienia* Specyficzna konstrukcja przetwornika umozliwia oddzielne sumowanie napiecia okres¬ lonego starszymi bitami ze zródla napiVciowego i napiec "na próbe" z dzielnika oporo¬ wego zlozonego z 16 jednakowych rezystorów, przez który plynie prad ze zródla pradowe¬ go, inny w kazdym kroku. Pozwala to uproscic wytwarzanie napiec "na próbe", a w szcze¬ gólnosci pominac przetwarzanie najmlodszych bitów* Na poczatku cjklu rejestr 2.1 jest wyzerowany, zródlo napieciowe podaje napiecie równe zeru, natomiast zródlo pradowe wymusza prad taki, ze laczny spadek na rezystorach dzielnika jest równy maksymalnej wartosci napiecia wejsciowego. Napiecie na wejsciu odniesienia dowolnego komparatora k wynosi: uk = k }Lwis- ; o4k Wynik porównania N- w postaci 4 starszych bitów zapisywany na pozycjach starszej sekcji rejestru 2.1 i z poczatkiem drugiego kroku ustala napiecie zródla napieciowego na wartosci UN1 = Nj —-ag* ; 0^N^<*15. Zródlo pradowe wymusza teraz prad 16- krotnie mniejszy, a napiecie odniesienia k - tego komparatora wynosi: Uk=UN1 +k!TffJ- » ° Wynik porównania okresla 4 mlodsze bity, zapisywane na pozycjach drugiej sekcji rejestru 2.1. Koniec cyklu przetwarzania i poczatek nowego wyznacza impuls z ukladu rozrzadu 2.3, zerujacy obie sekcje rejestru i zwiekszajacy prad zródla pradowego.Fig. 2 przedstawia przetwornik 9 bitowy, okreslajacy w m = 3 krokach, a = 3 bity wyniku. Rejestr wyjsciowy 2.1 sklada sie z trzech sekcji, z których dwie starsze ste¬ ruja zródlem napieciowym. Zródlo pradowe, sterowane impulsami z ukladu rozrzadu 2.3 dostarcza napiec "na próbe" wymuszajac w kolejnych krokach wartosc pradu, dajaca na dzielniku spadek napiecia równy U x, oraz B i 64- krotnie mniejszy. Element sprzezenia zwrotnego 2.2 przetwarza 6 starszych bitów wyniku i 3 impulsy kroków z ukladu rozrzadu 2.3 na 8 napiec odniesienia podawane osmiu komparatorom 1.1. Cykl przetwarzania równiez zaczyna sie od wyzerowania rejestrów 1 maksymalnego pradu ustalajacego napiecia "na próbe". Kazdy krok, uscislajac postac wyniku o kolejne 3 bity i przyblizajac war¬ tosc U„ do u , osmiokrotnie zmniejsza prad dzielnika oporowego i napiecia "na próbe".Zastrzezenie patentowe Szybki przetwornik analogowo-cyfrowy zawierajacy uklad komparatorów z siecia logi¬ czna dajaca n - bitowy wynik'porównania i uklad sprzezenia zwrotnego-, przetwarzajacy w m krokach cyklu przetwarzania napiecie lub prad wejsciowy, znamienny tym, ze kazde z /n/ wyjsc sieci logicznej /I.2/ komparatorów /1.1/ Jest polaczone z wejsciem kazdej z /m/ sekcji rejestru wyjsciowego /2.1/, a nastepne poprzez ten rejestr z wejs¬ ciami ukladu sprzezenia zwrotnego /2.2/, przy czym wyjscia kazdej nastepnej z /ro/ sekcji rejestru dolaczone sa do wejsc ukladu sprzezenia zwrotnego '2.2/ o 2n - krotnie nizszej wadze*128 440 FiyA ^Sjl Fia.2 Pracownia Poligraficzna UP PRL. Naklad 100 egz.Cena 100 zl PL