Przedmiotem wynalazku jest uklad cyfrowy przesylania z podzialem czasowym, w którym pewna liczba skladowych kanalów cyfrowych o okreslonej dla kazdego szybkosci przesylania jest multipleksowana w czasie do postaci pojedynczego kanalu przystosowanego do linii transmisyjnej.Znane sa uklady cyfrowe przesylania z podzialem czasowym, na przyklad z opisu patentowego Stanów Zjednoczonych nr 3 987 248 zlozonego 25.11.74, w którym nastepuje przeksztalcanie 16 skladowych kanalów wejsciowych, przesylajacych sygnaly cyfrowe z szybkoscia 8,448 Mbitów/sek do kanalu wyjsciowego o szybko¬ sci przesylania 140 Mbitów/sek. i w przeciwnym kierunku przeksztalcanie kanalu wejsciowego o szybkosci prze¬ sylania 140 Mbitów/sek w 16 kanalów wyjsciowych o szybkosci przesylania 8 Mbitów/sek. W kazdym kanale wejsciowym znany uklad zawiera obwód wejsciowy, który jest obwodem, który spelnia pewna liczbe funkcji: tzn. przeksztalcanie kodu stosowanego w linii na kod dwójkowy stosowany w urzadzeniach, przeksztalcanie sygnalów linii i odzyskiwanie sygnalu taktujacego. Obwody wejsciowe sa dolaczone przez zlacza wejsciowe do obwodów pamieciowych i regulacyjnych, które sa dolaczone do multipleksera. Uzyskany sygnal przesylany z szybkoscia 140 Mbitów/sek., odbierany z multipleksera, nie jest wlasciwy do przesylania wzdluz linii. W zna¬ nym ukladzie jest on przesylany przez zlacze wejsciowe do obwodu wyjsciowego. Obwody wyjsciowe sluza do tego samego celu jak obwody wejsciowe, lecz pracuja w przeciwnym kierunku, to znaczy powoduja przeksztalca¬ nie kodu dwójkowego stosowanego w urzadzeniach w kod stosowany w linii, przeksztalcanie sygnalów i odzyski¬ wanie sygnalu taktujacego.W praktyce moga byc zastosowane rózne kody linii, takie jak kod dwubiegunowy, kod HDBn i kody 4B3T i4S43. Jak wiadomo, kod dwubiegowy jest kodem trójkowym, w którym 1 binarna jest alternatywnie reprezen¬ towana przez +1 i —1. Kod HDBn jest uzyskiwany z kodu dwubiegunowego, lecz zmodyfikowany tak, ze nie moze wystepowac sekwencja zawierajaca wiecej niz liczbe n elementów sygnalu o wartosci zero. Zgodnie z tym kazda sekwencja (n + 1) zer jest reprezentowana przez sekwencje B 0 0V lub 0 0 ....0V, gdzie Bjest 1, które odnosi sie do dwubiegunowosci oraz V jest 1, które narusza dwubiegunowosc.W kodzie 4B3T kazde z szesnastu 4-bitowych slów dwójkowych odpowiada jednemu lub drugiemu z dwóch slów trójkowych, zaleznie od tego, czy suma numeryczna czy skumulowana rozbieznosc sygnalów2 126 035 trójkowych jest dodatnia lub ujemna, gdy jest mierzona na koncu ostatniego przeksztalconego slev/j. K» d 4B3T ma szesc slów trójkowych z zerowa rozbieznoscia, dziesiec slów trójkowych z dodatni'4 rozbieznoscia i dziesiec slów trójkowych z ujemna rozbieznoscia. Takwiec szesc z szesnastu slów dwójkowych moze byc reprezentowa¬ nych przez slowo trójkowe z zerowa rozbieznoscia i pozostale dziesiec slów dwójkowych moze byc reprezento¬ wanych przez slowa trójkowe posiadajace dodatnia lub ujemna rozbieznosc, zalezna od tego, czy skumulowana rozbieznosc jest ujemna czy dodatnia. Bardziej dokladnie, wystepuja dwa alfabety kodowe trójkowe, pierwszy alfabet zawiera wszystkie slowa z zerowa rozbieznoscia i wszystkie slowa z dodatnia rozbieznoscia, podczas gdy drugi alfabet w tej samej pozycji zawiera slowa z zerowa rozbieznoscia i slowa z ujemna rozbieznoscia, które w tej samej pozycji sa odwrotnosciami slów z dodatnia rozbieznoscia. Skumulowana rozbieznosc moze przyjmo¬ wac osiem stanów numerowanych od 0 do 7, lecz zmienia sie jedynie od 1 do 6 na koncu kazdego slowa trójkowego. Pierwszy alfabet jest stosowany do przeksztalcania, gdy skumulowana rozbieznosc jest równa 1, 2 lub 3, a drugi alfabet, gdy skumulowana rozbieznosc jest równa 4, 5 lub 6.Ponizsza tablica I przedstawia dwa alfabety kodu 4B3T.TablicaI Dwójkowy 0000 0001 0 0 10 001 1 0100 0101 0110 0111 1000 1001 1010 1011 1 100 1 101 1110 1111 Pierwszy alfabet 0- + - + 0 -0 + + - + 0 + + 0 + 0 00 + - + + 0 + - + -0 + 0- + 00 + 0 + + +0 + +- + + + Rozbieznosc 0 0 0 + 1 + 2 + 1 + 1 + 1 0 0 0 +1 + 2 + 2 + 1 + 3 Drugi alfabet 0- + - + 0 -0 + - + - 0-- 0-0 00- + — 0 + - + -0 + 0- -00 -0- --0 — + Rozbieznosc 0 0 0 i -1 - -2 -1 • -1 -1 0 0 0 -1 -2 -2 -1 -3 W kodzie MS43 kazdy z szesnastu 4-bitowych slów dwójkowych odpowiada jednemu z trzech slów trójkowych. Szesc sposród szesnastu slów dwójkowych jest zawsze reprezentowanych przez te same szesc slów trójkowych posiadajacych zerowa rozbieznosc a pozostalych dziesiec slów dwójkowych jest reprezentowanych przez to samo slowo trójkowe posiadajace rozbieznosc rózna od zera i ten sam znak w dwóch alfabetach lub slowo trójkowe w trzecim alfabecie, posiadajace inna rozbieznosc rózna od zera lecz o przeciwnym znaku.Skumulowana rozbieznosc moze przyjmowac szesc stanów numerowanych od 0 do 5, lecz zmienia sie jedynie pomiedzy 1 i 4 na koncu kazdego slowa trójkowego. Pierwszy, drugi i trzeci alfabet sa dobierane zaleznie od tego, czy skumulowana rozbieznosc jest równa 1,2,3 lub 4.Ponizsza tablica II przedstawia trzy alfabety w kodzie MS43:126035 3 TablicaII Dwójkowy 0000 0001 00 10 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 Pierwszy alfabet + + + + + 0 + 0 + 0- + 0+ + -0 + - + 0 - + + + - + 00 + 0 + 0 0 + - + 00 + 0- + -0 + + - Rozbieznosc + 3 + 2 + 2 0 + 2 0 0 + 1 + 1 + 1 + 1 0 + 1 0 0 +1 Drugi alfabet - + - 00- 0-0 0- + -00 -0 + - + 0 - + + + - + 00 + 0 + 0 0 + - + 00 + 0- + -0 + — Rozbieznosc -1 -1 -1 0 -1 0 0 + 1 + 1 + 1 + 1 0 + 1 0 0 -1 Trzeci alfabet - + - 00- 0-0 0- + -00 -0 + - + 0 — + --0 -0- 0 + - 0-- + 0- + -0 + — Rozbieznosc • - i -i -1 1 0 -1 0 0 -1 -3 _ 2 ¦ -1 0 -1 0 0 -1 1 Kod dwójkowy i kod HDBn maja te sama szybkosc przesylania jak kod binarny, lecz kod 4B3T i jego wariant, kod MS43, w którym 4-bitowe slowa dwójkowe odpowiadaja slowom posiadajacym trzy cyfry trójko¬ we, powoduja zmniejszanie szybkosci przesylania dla kodu linii w porównaniu z szybkoscia przesylania w urza¬ dzeniu nadawczym i odbiorczym. Szybkosc przesylania w linii jest równa 3/4 szybkosci przesylania w urzadze¬ niu.Znane urzadzenia nadawcze i odbiorcze w multipleksowych ukladach transmisyjnych sa dolaczone do linii transmisyjnych za pomoca obwodów wejsciowych i wyjsciowych, które obok innych funkcji transkodtija (tzn. przeksztalcaja kod) informacje z kodu dwójkowego na kod linii i odwrotnie. Transkodowaniew przypadku kodu 4B3T lub MS43 nastepuje przez równolegle slowa 4-bitowe, gdy transkoduje sie kod dwójkowy na kod linii i przez równolegle trzycyfrowe slowa trójkowe, gdy transkoduje sie z kodu linii na kod dwójkowy. W znanych ukladach bity sa przesylane „szeregowo" z multipleksera do transkodera przez zlacze wyjsciowe lub z transkode- ra do demultipleksera przez zlacze wejsciowe. Jezeli jest zastosowany kod HDBn jako kod linii, ma miejsce transkodowanie szeregowe, jezeli jest zastosowany kod 4B3T lub kod MS43 jako kod linii, transkoder dokonuje przeksztalcania szeregowo-równoleglego, po którym nastepuje transkodowanie, po którym z kolei nastepuje przeksztalcanie równoleglo-szeregowe.Uklad wedlug wynalazku w stacji po stronie nadawczej zawiera multiplekser dolaczony do obwodów pamieciowych i regulacyjnych dla grupowania bitów równoleglych slów kN-bitowych w k równoleglych slów N-bitowych na koncówkach, jak równiez pierwszy uklad zmiany kodów, zawierajacy transkoder dolaczony do obwodu przerzutnikowego i do konwertera równoleglo-szeregowego dla przeksztalcania równoleglych slów N-bitowych na koncówkach z kodu dwójkowego na równolegle slowa N-cyfrowe na innych koncówkach w ko¬ dzie wielowartosciowym. W stacji po stronie odbiorczej zawiera drugi uklad zmiany kodów zawierajacy transko¬ der dolaczony do rejestrów dla przeksztalcania równoleglych slów N'-cyfrowych na tych innych koncówkach w kodzie wielowartosciowym w równolegle slowa N-bitowe w kodzie dwójkowym oraz k rejestrów o N pozy¬ cjach dwójkowych dla tworzenia równoleglych slów kN-bitowych z k slów N-bitowych, które wychodza z dru¬ giego ukladu zamiany kodów.Uklad zawiera takze demultiplekser z rejestrami do rozkladania równoleglych slów kN-bitowych w k slów N-bitowych z szybkoscia jednego bitu na skladowy kanal cyfrowy.Korzystnie wedlug wynalazku liczba bitów N=4 oraz kod wielowartosciowy w przewodach transmisyjnych ma trzy wartosci i liczba cyfr N' = 3, a calkowita wielokrotnosc k liczby bitów Njest k = 4.Korzystnie kod wielowartosciowy w liniach jest kodem trójwartosciowym 4B3T.W innym wykonaniu kod wielowartosciowy w liniach przesylania jest kodem trójwartosciowym MS43.W jednym z wykonan wynalazku liczba bitów N=3 oraz kod wielowartosciowy ma cztery wartosci i liczba cyfr N'=2.4 126035 W innym wykonaniu wynalazku liczba bitów N=5 i kod wielowartosciowy ma osiem wartosci i liczba cyfr N'=2.Zaleta ukladu wedlug wynalazku jest to, ze wyjsciowe multipleksery i transkodery z jednej strony i wejsciowe demultipleksery i transkodery z drugiej strony sa laczone w uproszczony uklad calkowity tak, ze sygnal szeregowy opuszczajacy multiplekser i sygnal szeregowy wchodzacy do demultipleksera nie pojawia sie, lecz sa zastepowane przez sygnaly mozliwe do bezposredniego transkodowania. Korzyscia ze stosowania kodu 4B3T lub kodu MS43 jako kodu linii jest zmniejszenie szybkosci przesylania linii, uzyskiwanej za pomoca tych kodów.Przedmiot wynalazku jest przedstawiony w przykladzie wykonania na rysunku, na którym: fig. 1 przedstawia obwody elektroniczne znanego ukladu cyfrowego przesylania z podzialem czasowym w schemacie blokowym, fig. 2 — obwody elektroniczne ukladu cyfrowego przesylania z podzialem czasowym wedlug wyna¬ lazku w schemacie blokowym oraz fig. 3A i 3B - czesci nadawcza i odbiorcza obwodu multipleksujacego—trans- kodujacego i obwodu transkodujacego-demultipleksujacego, w schematach blokowych.Znany uklad i uklad wedlug wynalazku zostana opisane w oparciu o ten sam przyklad, w którym szesna¬ scie kanalów cyfrowych o szybkosci przesylania 2,048 Mbitów /sek.jest multipleksowanych i demultipleksowa- v nych do jednego kanalu cyfrowego o szybkosci przesylania 34 Mbitów/sek. i odwrotnie, i w którym ma miejsce przeksztalcanie „kod urzadzenia - kod linii" z kodu dwójkowego na kod 4B3T. Jak wiadomo ramka sygnalu cyfrowego przesylanego z szybkoscia 34 Mbitów/sek. zawiera 1536 bitów podzielonych na cztery sektory 384 bi¬ tów, na poczatku pierwszego sektora jest slowo zamykajace ramke, na poczatku drugiego, trzeciego i czwartego sektora sa bity wskazników regulacji i po bitach wskazników regulacji czwartego sektora nastepuja bity regulacji, jezeli takowe wystepuja.Fig. 1 przedstawia znany uklad cyfrowy przesylania posiadajacy duze stacje A i B. W stacji A wystepuje szesnascie kanalów cyfrowych 10 do 115 przesylajacych informacje z szybkoscia przesylania 2,048 Mbitów/sek., które sa dolaczone do wejsciowych obwodów 20 do 2\ 5 stosowanych do ksztaltowania, odzyskiwania, przeksztalcania kodowego i transkodowania. Wejsciowe obwody 20 do 215 sa dolaczone do obwodów pamieciowych i regulacyjnych 30 do 3i5, które sa zasilane uksztaltowanymi sygnalami niosacymi wejsciowa informacje i sygnalami taktujacymi i te obwody pamieciowe i regulacyjne sa dolaczone do szesnastu wejsc multipleksera 4. Wyjsciowy sygnal przesylany z szybkoscia 34 Mbitów/sek. z multipleksera 4 jest dostar¬ czany do wyjsciowego obwodu 5, który jest dolaczony do przewodowej lub bezprzewodowej linii cyfrowej 6 przesylania.Uklad 7 podstawy czasu doprowadza z obwodów pamieciowych i regulacji 30 do obwodów 315 rozkazy CR sterujace odczytem pamieci z szybkoscia 2,048 Mbitów/sek. i rozkazy SP zezwolen regulacji. Uklad 7 podsta¬ wy czasu dostarcza do multipleksera 4 sygnaly taktujace z szybkoscia 2,048 i 34 Mbitów/sek. i dostarcza do wyjsciowego obwodu 5 sygnaly taktujace z szybkosciami 34 Mbitów/sek. i 25 Mbitów/sek. W koncu uklad 7 podstawy czasu zawiera zwykle generator sygnalów o czestotliwosci 34 MHz, do którego dolaczone sa dzielniki dzielace przez 16, tak aby otrzymac 2,048 MHz, przez 24, tak aby otrzymac czestotliwosc sektora i przez 4, tak aby otrzymac czestotliwosc ramki. Czestotliwosc generatora jest dzielona przez 16 w pierwszym dzielniku czestotliwosci i mnozona przez 12, tak aby otrzymac czestotliwosc linii 25 MHz.Po stronie odbiorczej stacji B, transmisyjne linia cyfrowa 6 jest dolaczona do wejsciowego obwodu 15 dolaczonego do wejscia demultipleksera 14. Szesnascie wyjsc demultipleksera 14jest dolaczonych do obwodów pamieciowych i bezregulacyjnych 13 do 1315, które sa dolaczone do wyjsciowych obwodów 120 do 1215 stosowanych do ksztaltowania, odzyskiwania i transkodowania. Szesnascie kanalów cyfrowych 110 do 1115 pracujacych z szybkoscia przesylania 2,048 Mbitów/sek. odchodzi od wyjsciowych obwodów 120 do 12j 5.Uklad 17 podstawy czasu jest sterowany przez sygnal o czestotliwosci 34 MHz odbierany z wejsciowego obwodu 15, uzyskiwany z sygnalu o czestotliwosci 25 MHz. Uklad 17 podstawy czasu dostarcza do obwodów pamieciowych i bezregulacyjnych rozkazy CW sterujace zapisem w pamieciach i rozkazy SI rozpoznania regulacji.Dostarcza ona do demultipleksera 14 sygnaly taktujace o czestotliwosciach 34 i 2,048 MHz.Druga transmisyjna Unia cyfrowa (nie pokazana), analogicznie do linii 6, laczy stacje B ze stacja A. Stacja B zawiera urzadzenie nadawcze identyczne jak w stacji A i stacja A zawiera urzadzenie odbiorcze identyczne jak w stacji B.Na fig. 2 oznaczenia 10 do 115, 20 do 21S, 30 do 315 oznaczaja te same obwody co poprzednio,lecz multiplekser 4 i wyjsciowy obwód 5 zostaly zastapione przez pojedynczy „multiplekser-transkoder"8 i obwód ksztaltujacy i taktujacy 5 a uklad 7 podstawy czasu zostal zastapiony przez inny uklad: 9 podstawy czasu.Podobnie, oznaczenia 110 do 11 x 5, 120 do 1215, 130 do 1315 oznaczaja te same obwody, co poprzednio, lecz demultiplekser 14 i wejsciowy obwód 15 zostaja zastapione przez pojedynczy „transkoder i demultiplekser" 18126035 5 i obwód ksztaltujacy i odzyskujacy 15' a uklad 17 podstawy czasu zostal zastapiony przez inny uklad 19 podstawy czasu. Na fig. 2 urzadzenie nadawcze i odbiorcze nie zawieraja linii transmisyjnej, takiej jak 10 lub 20 (fig. 1), przenoszacej sygnaly zwielokrotnione z szybkoscia 34 Mbitów/sek.Fig. 3A przedstawia szesnascie kanalów cyfrowych 10 do 115 przesylajacych informacje z szybkoscia 2,048 Mbitów/sek., szesnascie wejsciowych obwodów 20 do 215, i szesnascie obwodów pamieciowych i regula¬ cyjnych 30 do 3! 5. Wyjscia obwodów pamieciowych i regulacyjnych sa dolaczone po cztery do rejestrów 810 do 813. Bardziej dokladnie, obwody pamieciowe i regulacyjne 3$ do 33 sa dolaczone do rejestru 810. obwody pamieciowe i regulacyjne 34 do 37 sa dolaczone do rejestru 81 {, obwody pamieciowe i regulacyjne 38 do 3X{ do rejestru 812 i obwody pamieciowe i regulacyjne 3L 2 do 3{ 5 do rejestru 813. Na wyjsciach rejestrów 810 do 813 pojawiaja sie kolejno 16-bitowe slowa.Zamiast odczytu 16-bitowych slów bit po bicie oraz szeregowania ich jak wstanie techniki, bity slów 16-bitowych sa multipleksowane na 4-bitowe slowa równolegle w multiplekserze 81 i 4-bitowe slowa sa dostar¬ czane do transkodera 82, na przyklad transkodera kodu dwójkowego w kod 4B3T. Transkoder 82 jest programo¬ wana pamiecia, na przyklad typu SN 7486, wytwarzana przez Texas Instruments Inc. W programowanej pamieci dwa alfabety kodowe 4B3T, pokazane w pierwszej tablicy wymienionej uprzednio, sa zapisane przez adresy utworzone przez 4-bitowe slowa, które maja byc transkodowane. Wejsciowe koncówki transkodera 82 sa ozna¬ czone przez a, b, c, d i wyjsciowe koncówki przez a+, 0+, r+ i a", J3",r". Znaknieparzystosci skumulowany wystepuje na koncówkach 2 + i S" i steruje obwodem przerzutnikowym 83, który wybiera wymagany alfabet trójkowy. Potrójne wyjscia transkodera 82 sa dolaczone do konwertora równoleglo-szeregowego 84, który jest dolaczony do obwodu ksztaltujacego i taktujacego 5\ Multiplekser 81 zawiera piaty rejestr 814, który jest odczytywany kolejno wraz z innymi dla zapewnienia slowa zamkniecia ramki.Uklad 9 podstawy czasu zawiera generator 90 25 MHz, do którego jest dolaczony zespól czterech dzielni¬ ków czestotliwosci 91, 92, 93 i 94 polaczonych szeregowo. Dzielnik czestotliwosci 91 dzieli przez 3, dzielnik 92 dzieli przez 4, dzielnik 93 dzieli przez 32 i dzielnik 94 dzieli przez 4. Wyjscie generatora 90 okresla szybkosc przesylania cyfr trójkowych w kodzie linii, wyjscie dzielnika 91 okresla szybkosc przesylania slów trójkowych posiadajacych trzy cyfry trójkowe, tzn. predkosc 4-bitowych slów dwójkowych. Wejscie dzielnika 92 okresla predkosc 16-bitowych slów dwójkowych, tzn. wejsciowa szybkosc 2,048 Mbitów/sek, wyjscie dzielnika 93 okresla szybkosc sektora (384 bitów na sektor) i wyjscie dzielnika 94 okresla szybkosc ramki (1536 bitów na ramke).Sygnaly wyjsciowe dzielników czestotliwosci 91-94 sa dostarczane do jednostki sterujacej 95, która przygotowuje sygnaly CR sterujace odczytem pamieci obwodów pamieciowych i regulacyjne 30 do 3^ 5, sygna¬ lami SP zezwalajace regulacje, sygnalami odczytu rejestrów 810 do 813 przez równolegle slowa 4-bitowe, sygnalami zapisu i odczytu konwertora równoleglo-szeregowego 84 i sygnalami taktujacymi obwodu ksztaltuja¬ cego i taktujacego 5'. Ten ostatni obwód rózni sie od wyjsciowego obwodu 5 tym, ze nie zawiera on konwertora kodu.Fig. 3B przedstawia obwód ksztaltujacy i odzyskujacy 15', który rózni sie od wejsciowego obwodu 15 tym, ze nie zawiera konwertora kodu. Obwód 15' jest dolaczony do ukladu 19 podstawy czasu, do której dostarcza on uzyskiwany sygnal taktujacy. Jest on takze dolaczony do konwertora szeregowo-równoleglego 184 wykonanego z rejestrów 184+, 184" i 1840. Rejestr 184 odbiera slowa dwójkowe a+ /}* y* rejestr 184" odbiera slowa dwójkowe a" 0" 7" i rejestr 1840 odbiera slowa dwójkowe a* j3+7* a~ (T 7" odpowiadajace slowu trójkowemu a0 7. Rejestr 1840 jest dolaczony do transkodera 182, na przyklad transkodera kod 4B3T - kod dwójkowy. Transkoder 182, taki jak transkoder 82, jest programowana pamiecia, na przykladu typu SN 7486, obejmujaca 4-bitowe slowa a be d na adresach a+j3+7+a" 0" 7". Wyjsciowy transkoder a b c d 182 jest dolaczo¬ ny do szeregowych wejsc czterech rejestrów 1810 do 1813, których równolegle wyjscia sa dolaczone do innych rejestrów 181'0 do 181 *0. Szesnascie wyjsc rejestrów 181'0 do 1813' jest odpowiednio dolaczonych do obwo¬ dów pamieciowych i bezregulacyjnych 130 do 13i5. Wyjsciowe obwody 120 do 1215 dolaczone do wyjscio¬ wych kanalów 110 do 1115 o szybkosci przesylania 2,048 Mbitów/sek. sa umieszczone za obwodami 130 do 13l5- Obwód ksztaltujacy i odzyskujacy 15' jest dolaczony do ukladu 19 podstawy czasu. Uklad 19 podstawy czasu zawiera zespól czterech dzielników czestotliwosci 191, 192, 193 i 194 polaczonych szeregowo. Dzielnik 191 dzieli przez 3, dzielnik 192 dzieli przez 4, dzielnik 193 dzieli przez 32 i dzielnik 194 dzieli przez 4, przy czym zespól dzielników czestotliwosci 191 do 194 jest podobny do zespolu 90-94. Uklad 19 podstawy czasu nie zawiera generatora ze sterowanym napieciem.Wyjscia rejestrów 1841" i 184" sa dolaczone do obwodu 185 zamykania ramki, który moze zablokowac zespól dzielników czestotliwosci 191 do 194, to znaczy pierwszy dzielnik czestotliwosci 191, w sposób, który jest znany.6 126035 Sygnaly wyjsciowe z dzielników czestotliwosci 191—194 sa dostarczane do jednostki sterujacej 195, która przygotowuje sygnaly CW sterujace zapisem pamieci obwodów pamieciowych i bezregulacyjnych 130 do 13t 5, sygnalami SI rozpoznania regulacji, sygnalami odczytu rejestru 1840 przez równolegle slowa posiadajace 6 trójkowych cyfr (obejmujacych trzy zera) i sygnalami zapisu rejestrów 1810 do 1813 i 18l0' do 1813\ Transkoder przetwarza elementy dwójkowe w elementy trójkowe lub, bardziej dokladnie, slowa dwójkowe posiadajace N bitów równe 4 w slowa trójkowe posiadajace N' trójkowych cyfr równe 3. Ogólnie znane sa kody, w których alfabet realizowany przez 2^ dwójkowych slów N-bitowych jest przetwarzany w alfabet realizowany przez pN" slów z N' cyfr o P wartosciach.Dla przykladu w kodzie 2B- 2Q mamy: N = 3 2N = 8 P = 4 N' = 2 PN' - 16 i wzrost szybkosci przesylania wynosi /N - N7 / N = 33%.W kodzie 5B - 2Q mamy: N=5 2N = 32P=8N, = 2PN' = 64 i wzorst szybkosci przesylania wynosi /N - N'/ N = 60%.Zastrzezenia patentowe 1. Uklad cyfrowy przesylania z podzialem czasowym, zawierajacy stacje nadawcza i odbiorcza i linie prze¬ sylania laczace te stacje, w którym wejsciowe i wyjsciowe skladowe kanaly cyfrowe o malej szybkosci przesyla¬ nia po stronie wejsciowej sa polaczone w kanal zlozony o duzej szybkosci przesylania i po stronie odbiorczej sa rozlozone z tego kanalu zlozonego, przy czym w kanalach skladowych jest zastosowany kod dwójkowy i w li¬ niach przesylania jest zastosowany kod wielowartosciowy, przy czym liczba N bitów kodu dwójkowego odpowia¬ da mniejszej liczbie N' cyfr kodu wielowartosciowego tak, ze okreslona szybkosc przesylania w polaczonych skladowych kanalach cyfrowych odpowiada szybkosci przesylania w liniach przesylania mniejszej N'/N razy oraz uklad zawiera pierwszy konwerter równoleglo-równolegly w stacji po stronie nadawczej dla umieszczenia równoleglego bitów w danej liczbie skladowych kanalów cyfrowych równej calkowitej wielokrotnosci k liczby N, z szybkoscia jednego bitu na skladowy kanal cyfrowy dla utworzenia równoleglych slów kN-bitowych oraz drugi konwerter równoleglo-równolegly w stacji po stronie odbiorczej dla rozdzialu bitów równoleglych slów kN-bitowych z szybkoscia jednego bitu na kazdy ze skladowych kanalów cyfrowych, znamienny tym, ze w stacji po stronie nadawczej zawiera multiplekser (81) dolaczony do obwodów pamieciowych i regulacyj¬ nych (30 — 3! 5) dla grupowania bitów równoleglych slów kN-bitowych w k równoleglych slów N-bitowych na koncówkach (a, b, c, d) jak równiez pierwszy uklad zmiany kodów, zawierajacy transkoder (82) dolaczony do obwodu przerzutnikowego (83) i do konwertera równoleglo-szeregowego (84) dla przeksztalcania równoleglych slów N-bitówych na koncówkach (a, b, c, d) z kodu dwójkowego na równolegle slowa N-cyfrowe na konców¬ kach (a, 0, y) w kodzie wielowartosciowym i w stacji po stronie odbiorczej zawiera drugi uklad zamiany kodów zawierajacy transkoder (182) dolaczony do rejestrów (184*, 184", 1840) dla przeksztalcania równoleglych slów ^-cyfrowych (a, 0, y) w kodzie wielowartosciowym w równolegle slowa N-bitowe na koncówkach (a, b, c, d) w kodzie dwójkowym, dolaczony równiez do k rejestrów (1810 do 1833) oN pozycjach dwójkowych dla tworzenia równoleglych slów kN-bitowych z k slów N-bitowych, które wychodza z drugiego ukladu zamiany kodów a takze demultiplekser z rejestrami (1810* do 1813') do rozkladania równoleglych slów kN-bitowych w k slów N-bitowych^ szybkoscia jednego bitu na skladowy kanal cyfrowy. 2. Uklad wedlug zastrz. 1, znamienny tym, ze liczba bitów N=4 oraz kod wielowartosciowy w przewodach transmisyjnych (6) ma trzy wartosci i liczba cyfr N'=3. 3. Uklad wedlug zastrz. 1, znamienny tym, ze calkowita wielokrotnosc k liczby bitów N jest k=4. 4. Uklad wedlug zastrz. 1, znamienny tym, ze kod wielowartosciowy w liniach przesylania jest kodem trójwartosciowym 4B3T. 5. Uklad wedlug zastrz. 1, znamienny tym, ze kod wielowartosciowy w liniach przesylania jest kodem trójwartosciowym MS43. 6. Uklad wedlug zastrz. 1, znamienny tym, ze liczba bitów N-3 oraz kod wielowartosciowy ma cztery wartosci i liczba cyfr N'=2. 7. Uklad wedlug zastrz. 1, znamienny tym, ze liczba bitów N=5 i kod wielowartosciowy ma osiem wartosci i liczba cyfr N'=2.126 035 FIG.1 Ho 0* V, ^c Madtccti & a I •MBIiJ •:a-re7U"%~F <«B*| *M5 #/Wt \mk 251Hz \ 6-A Jt 20 £ k-V' 17 vm * a U24 ¦ !j126 035 FIG.2 ^ -i * '0 tl °i U h EH Tm 5 —i- 1 PJ' FF tefftfMHi U#(1Ht ¦|K)*U5.H^H:32|*|.-*I ;r 25*h*L ** —2-* I '—p_ 12, 15, 12, 15: 'Z Q 12, » CU V5 %ff^ « l T 0' T r25HHz «¦ —-i F -—i ! Hdhwnilfiij' I l_ f? ^"126 035 FIG.3A 2j_UlA126 035 FIG.3B Vl91\ H92\ :V k m\ Kw 25MHz 185 f cb6 tf£ «' «r #*£¦ lor* la" n m »<; i i LU /P7 , C «~W »/; H a i i _*£ «» iB *h d % «i £# fc £ Vis Pracownia Poligraficzna UP PRL. Naklad 100 egz.Cena 100 zl PL