Przedmiotem wynalazku jest sposób regeneracji przebiegów binarnych i uklad do regeneracji przebiegów binarnych stosowany w systemach synchronicznych transmisji danych wykorzystujacy do przesylania informacji kanaly telefoniczne, radiowe lub przewodowe.Stan techniki. Obecnie, w celu regeneracji i syn¬ chronizacji przebiegów binarnych stosuje sie do synchronizacji generatora taktujacego dwa pod¬ stawowe sposoby.W jednym ze znanych sposobów do kazdego „slowa" przenoszacego informacje zakodowana w postaci cyfry binarnej dopisywana jest kombi¬ nacja „start" na poczatku „slowa", a na koncu kombinacja „stop". W drugiej metodzie kombinacja „start" dopisywana jest na poczatku grupy n „slów", a kombinacja „stop" na koncu. Prze¬ sylanie z kazdym „slowem" informacyjnym kom¬ binacji „start-stop" zwieksza ilosc bitów w kazdym „slowie", a tym samym zmniejsza predkosc tran- misji danych.W drugim znanym sposobie ilosc bitów po¬ trzebnych do zsynchronizowania systemu zmniej¬ szona jest n razy, przy czym dopuszczalna ilosc „slów" zawarta miedzy kombinacja „start" i „stop" wyznaczana jest niedokladnoscia czestotliwosci ge¬ neratorów taktujacych po stronie nadawczej i od¬ biorczej systemu transmisji danych. Istnieje rów¬ niez duze prawdopodobienstwo wypadniecia z syn- chronizmu czesci odbiorczej przy jakimkolwiek 10 15 jo zaklóceniu pracy generatora taktujacego lub wad¬ liwego przepisywania bitów informacji, gdy nasta¬ pi znieksztalcenie przesylanych bitów spowodowa¬ ne przesunieciami fazowymi wnoszony md przez ka¬ nal telefoniczny.Istota wynalazku. W sposobie wedlug wynalazku, wykorzystujacym do synchronizacji generatora im¬ pulsy zrózniczkowane kazdym, pierwszym impul¬ sem zrózniczkowanego przebiegu binarnego niosa¬ cego informacje synchronizuje sie generator tak¬ tujacy z dokladnoscia do wspólczynnika podzialu czestotliwosci generatora taktujacego, natomiast stan logiczny aktualnie odbieranego bitu: przebie¬ gu binarnego przepisuje sie tylko raz w polowie jego czasu trwania do ukladu pamieci, przy czym na jego wejscie podaje sie synchroniczny sygnal taktujacy zas na drugie jego wejscie informacyj¬ ny przebieg binarny.W urzadzeniu wedlug wynalazku wejscie, na które podawany jest informacyjny przebieg binar¬ ny polaczone jest z wejsciem ukladu rózniczkuja¬ cego i poprzez uklad inwersyjny z wejsciem dru¬ giego ukladu rózniczkujacego oraz z wejsciem ukladu pamieci typu D, na którego drugie wej¬ scie podawany jest z wyjscia generatora taktuja¬ cego sygnal wzorcowy o dzielonej czestotliwosci, natomiast wyjscia ukladów rózniczkujacych pola¬ czone sa odpowiednio z wejsciami ukladu realizu¬ jacego sume logiczna a ponadto do wejscia tego ukladu dolaczone jest wyjscie ukladu pamieci typu 121 673121 673 RS zas wyjscie ukladu realizujacego sume pola¬ czone jest z wejsciem zerujacym ukladu realizu¬ jacego funkcje dzielenia polaczonym z generato¬ rem wzorcowym itaktu i z wejsciem drugiego ukladu realizujacego sume, którego wyjscie dola¬ czone jest do wejscia ukladu pamieci typu RS a drugie wejscie tegoz ukladu polaczone jest z wej¬ sciem strobujacym generatora taktujacego, przy czym miedzy wyjsciem pamieci typu D i jednym z wejsc drugiego ukladu realizujacego sume wla¬ czony jest dekoder'start-stop sterowany poprzez uklad logiczny sygnalem drugiego wyjscia strotu- jacego generatora taktujacego zas kolejne wejscie realizujacego sume polaczone jest z pierw- Dujacym generatora taktuja- dlug wynalazku jest znaczne n na dokladnosc czestotliwo- ujacych oraz wyeliminowanie mozliwosci wptsanfe falszywego bitu informacji przy wystepowaniu znieksztalcen fazowych w ka¬ nale telefonicznym. Ponadto, dzieki zastosowaniu w ukladzie wedlug wynalazku ukladów scalonych TTL istnieje mozliwosc minimalizacji sieci pola¬ czen oraz eliminacji z ukladu elementów biernych zwiekszajac tym samym stabilnosc parametrów w funkcji temperatury oraz poprawiajac niezawod¬ nosc pracy ukladu.Przyklad wykonania. Przedmiot wynalazku jest uwidoczniony w przykladzie .wykonania na rysun¬ ku stanowiacym schemat ideowy ukladu, w któ¬ rym wykorzystano sposób wedlug wynalazku.Uklad wedlug wynalazku posiada wejscie, na które podawany jest informacyjny przebieg bi¬ narny i które polaczone jest z wejsciem ukladu rózniczkujacego URI i poprzez uklad dnwersyjny ULI z-wejsciem drugiego ukladu rózniczkujacego UR2 oraz z wejsciem D ukladu pamieci typu D PU. Na drugie wejscie T ukladu PD podawany jest z wyjscia generatora taktujacego GT sygnal -wzorcowy o dzielonej czestotliwosci. Wyjscia ukla¬ dów rózniczkujacych URI i UR2 polaczone sa od¬ powiednio z wejsciamd ukladu realizujacego sume logiczna UL2 a ponadto do trzeciego wyjscia tego ukladu dolaczone jest wyjscie Q ukladu pamieci typu RS PRS zas wyjscie ukladu realizujacego sume UL2 polaczone jest z wejsciem zerujacym Z ukladu realizujacego funkcje dzielenia DZ.Uklad realizujacy funkcje dzielenia DZ wraz z wzorcowym generatorem taktu GWT stanowi ge¬ nerator taktujacy GT. Wejscie drugiego ukladu re¬ alizujacego sume UL3 polaczone jest kolejno z wyj¬ eciem ukladu realizujacego sume UL2, pierwszym wyjsciem strobujacym Tsl ukladu realizujacego funkcje; dzielenia DZ i wyjsciem dekodera start- -stop DSS natomiast wyjscie ukladu UL3 pola¬ czone jest z wejsciem S ukladu pamieci typu RS PRS zas drugie wejscie R ukladu pamieci PRS polaczone Jest z drugim wyjsciem strobujacym Ts2 ukladu realizujacego funkcje dzielenia DZ. Miedzy wyjsciem Q ukladu pamieci typu D PD stanowia¬ cym wyjscie ukladu wedlug wynalazku i jednym z wejsc ukladu realizujacego sume UL3 wlaczony jest dekoder ftart-stop DSS sterowany poprzez uklad logiczny UL4 sygnalem z wyjscia drugiego próbujacego Ttó generatora taktujacego GT.Informacyjny przebieg binarny podawany jest na wejscia ukladów rózniczkujacych URI i UR2 oraz na wejscie D ukladu pamieci PD. Zrózniczkowane przebiegi podawane sa na wejscia ukladu realizu- 5 jacego sume UL2. Pierwszy impuls zrózniczkowa¬ nego przebiegu binarnego powoduje wyzerowanie ukladu realizujacego funkcje dzielenia DZ a jedno- czesnie poprzez drugi uklad realizujacy sume UL3 impuls ten podawany jest w postaci zanegowanej io na wejscie S ukladu pamieci PRS powodujac prze¬ pisanie na jego wyjsciu Q stanu logicznego „0".Podanie na wejscie ukladu realizujacego sume UL2 stanu logicznego „0" uniemozliwia przepisy- 15 wanie na jego wyjsciu impulsów powstalych w wy¬ niku zaklócenia przebiegu binarnego i zabezpiecza uklad przed zaklóceniami. Jednoczesnie uklad re¬ alizujacy funkcje dzielenia DZ po wyzerowaniu zaczyna dzielenie przebiegu wzorcowego. Pierwsze 20 narastajace zbocze przebiegu wzorcowego z wyj¬ scia ukladu realizujacego funkcje dzielenia DZ po¬ dawane jest na wejscie T ukladu pamieci PD co powoduje przepisanie stanu logicznego „1" odbie¬ ranego przebiegu binarnego na jego wyjscie Q. 25 .Przepisanie stanu logicznego aktualnie odbiera¬ nego bitu przebiegu binarnego moze nastapic tylko raz w polowie jego czasu trwania co sta¬ nowi nastepne zabezpieczenie przed zaklóceniami i umozliwia regeneracje przebiegu do stanu w ja- 30 kim on zostal nadany. W nastepnej fazie dzielenia przebieg z drugiego wyjscia strobujacego Ts2 ge¬ neratora taktujacego GT podawany jest na wej¬ scie R ukladu pamieci PRS powodujac przepisanie na jego wyjsciu Q stanu logicznego „1", który po- 35 dawany jest na wejscie sitrobujace ukladu realizu¬ jacego sume UL2 co umozliwia przepisanie naste¬ pnego impulsu zrózniczkowanego przebiegu na jego wyjscie i ponowne zsynchronizowanie przebiegu taktujacego wzgledem przebiegu odbieranego.« Przepisany przez uklad realizujacy sume UL2 zrózniczkowany impuls ponownie zeruje uklad re¬ alizujacy funkcje dzielenia DZ i ustawia na wyj¬ sciu Q ukladu pamieci PRS stan logiczny „0" a proces realizacji funkcji logicznych powtarza 45 sie.Dodatkowym zabezpieczeniem przed zaklócenia¬ mi impulsowymi jest przepisywanie na wyjsciu Q ukladu pamieci PRS stanu logicznego „0" za po¬ moca zdekodowanej przez uklad DZ funkcji logicz- 50 nej,. która wykorzystywana jest jedynie wówczas gdy w odbieranym przebiegu binarnym kolejne bi¬ ty maja stan logiczny „11" lub „00" gdyz wówczas ze wzgledu na brak zmiany stanu nie nastepuje rózniczkowanie przebiegu binarnego a tym samym 55 nie powstaje impuls, który przez drugi uklad rea¬ lizujacy sume UL3 powodowalby wpisywanie na wyjsciu Q ukladu pamieci PRS stanu logicznego „0". Warunkiem koniecznym do przepisania funkcji logicznej podawanej na pierwszym wyjsciu stro¬ fo bujacym Tsl ukladu generatora taktujacego GT przez drugi uklad realizujacy sume UL3 jest wcze¬ sniejsze odebranie i zdekodowanie slowa „start", które strobuje prace drugiego ukladu realizujacego sume UL3, Wajrunek ten zapewnia synchronizacje *5 ramkujaca miedzy slowem „start" i „stop".mm Zastrzezenia patentowe 1. Sposób regeneracji przebiegów binarnych wy¬ korzystujacy do synchronizacji generatora impulsy zrózniczkowane, znamienny tym, ze kazdym pierw¬ szym impulsem zrózniczkowanego przebiegu binar¬ nego niosacego informacje synchronizuje sie gene¬ rator taktujacy (GT) z dokladnoscia do wspólczyn¬ nika podzialu czestotliwosci generatora taktujacego (GT), natomiast stan logiczny aktualnie odbiera¬ nego bitu przebiegu binarnego przepisuje sie tylko raz w polowie jego czasu trwania do ukladu pa¬ mieci (PD), przy czym na jego wejscie (T) podaje sie synchronizowany sygnal taktujacy zas na dru¬ gie jego wejscie (D) informacyjny przebieg bi¬ narny. 2. Uklad do regeneracji przebiegów binarnych, znamienny tym; ze wejscde, na które podawany jest informacyjny przebieg binarny polaczone jest z wejsciem ukladu rózniczkujacego (URI) i poprzez uklad inwersyjny (ULI) z wejsciem drugiego uk¬ ladu rózniczkujacego (UR2) oraz z wejsciem (D) ukladu pamieci typu D (PD), na którego drugie wejscie (T) podawany jest z wyjscia generatora 10 16 20 taktujacego (GT) sygnal wzorcowy o dzielonej cze¬ stotliwosci, natomiast wyjscia ukladów (rózniczku¬ jacych (URI) i (UR2) polaczone sa odpowiednio z wejsciami ukladu realizujacego sume logiczna (UL2) a ponadto do wejscia strobujacego tego u- kladu dolaczone jest wyjscie (Q) ukladu pamieci typu RS (PRS), zas wyjscie ukladu realizujacego sume logiczna (UL2) polaczone jest z wejsciem ze¬ rujacym (Z) ukladu realizujacego funkcje dziele¬ nia (DZ), stanowiacego wraz z wzorcowym gene¬ ratorem taktu (GWT) generator taktujacy (GT) i z wejsciem drugiego ukladu realizujacego sume (UL3), którego wyjscie dolaczane jest do wejscia (S) ukladu pamieci typu RS (PRS) a drugie wej¬ scie (R) tegoz ukladu polaczone jest z drugim wyj¬ sciem strobujacym (Ts2) generatora taktujacego (GT), przy czym miedzy wyjsciem pamieci typu D (PD) i jednym z wejsc drugiego ukladu realizu¬ jacego sume logiczna (UL3) wlaczony jest dekoder start-stop (DSS) sterowany poprzez uklad logiczny (UL4) sygnalem z wyjscia generatora taktujacego (Ts2) zas kolejne wejscie ukladu realizujacego su¬ me (UL3) polaczone jest z pierwszym wejsciem strobujacym (Tsl) generatora taktujacego (GT).C-JCf o—Lr--j x i— UU UK2 WYl ZREO. li «* !t * U\ ito \ £.^;v/ PL