PL119597B1 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
PL119597B1
PL119597B1 PL1979217279D PL21726979D PL119597B1 PL 119597 B1 PL119597 B1 PL 119597B1 PL 1979217279 D PL1979217279 D PL 1979217279D PL 21726979 D PL21726979 D PL 21726979D PL 119597 B1 PL119597 B1 PL 119597B1
Authority
PL
Poland
Prior art keywords
region
junction
gate
zone
area
Prior art date
Application number
PL1979217279D
Other languages
Polish (pl)
Original Assignee
Nv Philips' Gloeilampenfabrieken Te Eindhoven
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nv Philips' Gloeilampenfabrieken Te Eindhoven filed Critical Nv Philips' Gloeilampenfabrieken Te Eindhoven
Publication of PL119597B1 publication Critical patent/PL119597B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/747—Bidirectional devices, e.g. triacs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
    • H01L29/803—Programmable transistors, e.g. with charge-trapping quantum well
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Description

Przedmiotem wynalazku jest przyrzad pólprzewodnikowy z pólprzewodnikowym korpusem, majacym za¬ sadniczo plaska powierzchnie, zawierajacy przynajmniej jeden tranzystor polowy, posiadajacy zródlo, dren, obszar kanalowy pomiedzy zródlem a drenem oraz bramke przylegla do obszaru kanalowego dla oddzialywa¬ nia, za pomoca napiecia przylozonego do bramki na strefe zubozenia w celu kontrolowania przeplywu nosników ladunku pomiedzy zródlem a drenem, przy czym ten tranzystor polowy zawiera uksztaltowany w postaci warstwy pierwszy obszar o przewodnosci pierwszego rodzaju, który to obszar wraz z lezacym pod nim drugim obszarem o przewodnosci drugiego rodzaju tworzy pierwsze zlacze p—n, rozciagajace sie zasadniczo równolegle do tej powierzchni, przez co przynajmniej w trakcie pracy czesc uksztaltowanego wysepkowo pierwszego obsza¬ ru jest przynajmniej czesciowo ograniczona bocznie poprzez drugie zlacze p—n z towarzyszaca strefa zubozenia, utworzona pomiedzy pierwszym obszarem a trzecim obszarem o przewodnosci drugiego rodzaju, który przylega do pierwszego obszaru, zas drugie zlacze p-n ma nizsze napiecie przebicia niz pierwsze zlacze p-n, przy czym do czesci uksztaltowanego wysepkowo pierwszego obszaru przylega przynajmniej bramka, zas pomiedzy drugim obszarem a obszarem kontaktowym tranzystora polowego, przynalezacym do zródla, drenu i bramki i tworza¬ cym nieprostujacy styk z czescia uksztaltowanego wysepkowo pierwszego obszaru, jest przylozone napiecie w kierunku wstecznymi Tego rodzaju przyrzad pólprzewodnikowy jest znany przykladowo z amerykanskiego opisu patentowego nr 3 586 931.Oddzialywanie strefy zubozenia dla sterowania przeplywem nosników ladunku nalezy rozumiec w obec¬ nym zgloszeniu jako zwezanie \uj rozszerzanie kanalu pradowego, ograniczonego przez strefe zubozenia, za pomoca zmian grubosci tej strefy zubozenia, lub tez zmiane przeplywu nosników ladunku przechodzacych przez strefe zubozenia za pomoca zmiany rozkladu potencjalów w strefie zubozenia.Tranzystor polowy moze miec róznorodna strukture w zaleznosci od postaci zródla, drenu i bramki.Przykladowo, elektrody te moga miec postac warstw metalu, tworzacych na powierzchni pólprzewodnikowej oporowe styki zródla i drenu, oraz jedna lub wiecej bramek prostujacych z kontaktami Schottky.2 . 119 597 W alternatywnym rozwiazaniu zródlo, dren i bramka moga byc utworzone w postaci warstw metalu przyle¬ gajacych do pólprzewodnikowych stref elektrodowych, które wraz z sasiednia czescia pólprzewodnikowego korpusu tworza zlacza p—n (w przypadku bramek) lub zlacza nieprostujace (w przypadku zródla i drenu).Ponadto, bramki moga miec postac warstwy przewodzacej, która jest oddzielona od powierzchni pólprzewodni¬ kowej poprzez warstwe izolujaca i za pomoca której jest utworzona w obszarze kanalowym strefa zubozenia, tak jak na przyklad w tranzystorze polowym o tak zwanym „glebokim zubozeniu".Odpowiednio do tego, jezeli w zgloszeniu wystepuja odniesienia do zródla, drenu i bramki, to obejmuja one strefy elektrodowe i odpowiednio, warstwy izolujace, mogace towarzyszyc tym elektrodom.W znanych opisanych tranzystorach polowych zasadniczo nie mozna przykladac duzych napiec do pierw¬ szego i drugiego zlacza p-n. Jest to miedzy innymi wynikiem tego, ze na dlugo zanim zostanie osiagniete napiecie przebicia na pierwszym zlaczu p—n, przewidywane teoretycznie na bazie profilu domieszkowania, wystepuje przebicie na drugim zlaczu p-n jako skutek niekorzystnego rozkladu pola przy tym zlaczu. Przebicie to wystepuje zwykle przy, lub w bezposredniej bliskosci powierzchni. Korzystny rozklad pola moze byc spowo¬ dowany duzym stezeniem domieszkowania w trzecim obszarze i/lub duzym gradientem dorriieszkowania blisko drugiego zlacza p—n a takze, przykladowo, poprzez miejscowa duza krzywizne drugiego zlacza p-n. j. * W celu zwiekszenia dopuszczalnego napiecia, mozna redukowac stezenie domieszkowania w pierwszym obszarze a takze dla utworzenia przestrzeni dla strefy zubozenia zachodzacej w pierwszy obszar, mozna zwiek¬ szyc jego grubosc. Jednakze z tego wzgledu, ze przewodnosc kanalu jest proporcjonalna do grubosci, lecz napiecie odciecia jest proporcjonalne do kwadratu grubosci obszaru kanalowego, zatem przy dlugosci i szeroko¬ sci kanalu pozostajacych bez zmian, oraz przy tym samym napieciu odciecia kanalu, przewodnosc kanalu ulega zmniejszeniu. ¦ t . a2qN Faktycznie, dla napiecia odciecia Vp stwierdzono, ze Vp= , zas dla przewodnosci kanalu stwierdzono, ze Wq/iNa G =• , gdzie a jest gruboscia obszaru kanalowego odcietego przez bramke, N stanowi stezenie domiesz¬ kowania obszaru kanalowego, W stanowi szerokosc a L - dlugosc obszaru kanalowego, ix stanowi ruchliwosc nosników ladunku, q stanowi ladunek elektronowy, zas £ jest stala dielektryczna materialu pólprzewodnikowe- N go, Gdy N jest zredukowane do wartosci N =—(|3 1), wówczas stwierdzono (dla wartosci napiecia odciecia kanalu Vp pozostajacej bez zmian, ze .-V2''V» - aV» q'N .Wq/iNa G G'=—^ = ^ U/P y/P Ogólnie jednakze, tego rodzaju redukcja przewodnosci kanalu jest bardzo szkodliwa ze wzgledu na prawi¬ dlowa prace tranzystora polowego.Celem wynalazku jest otrzymanie przyrzadu pólprzewodnikowego z plaska powierzchnia, zawierajacego tranzystor polowy o nowej strukturze, który to przyrzad bedzie mógl byc wykorzystywany przy znacznie wyzszych napieciach niz w przypadku opisanych tu znanych tranzystorów polowych, bez potrzeby redukowania przewodnosci kanalu.Wynalazek jest oparty miedzy innymi na stwierdzeni faktu, ze w przeciwienstwie do tego, czego mozna sie bylo spodziewac, cel ten moze byc osiagniety nie poprzez zwiekszenie grubosci pierwszego obszaru, ale poprzez jej zmniejszenia.A zatem, przyrzad pólprzewodnikowy wedlug wynalazku charakteryzuje sie tym, ze stezenie domieszko¬ wania N w atomach na cm3 i grubosc d w cm czesci uksztaltowanego wysepkowo obszaru spelniaja warunek Vb 2,6 • 102 e EV < N • d < 5,1 • 105 e E, .Lr gdzie e stanowi wzgledna stala dielektryczna a E stanowi krytyczne natezenie pola w Voltach/cm, przy którym wystepuje lawinowe zwielokrotnienie w pólprzewodnikowym materiale pierwszego obszaru, L stanowi odleglosc119 597 3 w cm od wspomnianego obszaru kontaktowego do drugiego zlacza p- n, a Vg stanowi obliczona jednowymiaro- wo wartosc napiecia przebicia pierwszego zlacza p n w Voltach.Jezeli war\inek ten jest spelniony, wówczas produkt stezenia domieszkowania i grubosc pierwszego obszaru jest tego rodzaju, ze przy przylozeniu napiecia wstecznego strefa zubozenia, przynajmniej pomiedzy obszarem kontaktowym a drugim zlaczem p-n, siega od pierwszego zlacza p^n poprzez grubosc czesci obszaru uksztalto¬ wanego wysepkowo, przy napieciu które jest nizsze niz napiecie przebicia drugiego zlacza p-n.Wspomniany obszar kontaktowy moze stanowic elektroda lub strefa elektrodowa, która jest bezposrednio podlaczona do zródla tego napiecia wstecznego, lecz moze tez alternatywnie stanowic, przykladowo strefe pólprzewodnikowa, która sama nie jest wyposazona w przewód polaczeniowy, ale jest utrzymywana na pozada¬ nym potencjale w inny sposób, na przyklad poprzez sasiednia strefe pólprzewodnikowa.Poniewaz czesc uksztaltowanego wysepkowo obszaru o konduktywnosci pierwszego rodzaju pomiedzy wspomnianym obszarem kontaktowym a drugim zlaczem p-n jest juz calkowicie zubozona przy napieciu niz¬ szym niz napiecie przebicia drugiego zlacza p-n, zatem natezenie pola przy powierzchni jest zredukowane do takiego zakresu, ze napiecie przebicia nie jest juz wyznaczane zasadniczo w calosci przez drugie zlacze p-n, lecz w znacznym stopniu jest wyznaczane przez pierwsze zlacze p-n, przebiegajace równolegle do powierzchni.W ten sposób pomiedzy pierwszym i drugim obszarem mozna uzyskac bardzo wysokie napiecie przebicia, które w niektórych przypadkach moze byc zblizone do wysokiego napiecia przewidywanego teoretycznie na podstawie domieszkowania pierwszego i drugiego obszaru.Zachowanie warunku wedlug wynalazku nie dopuszcza takze do tego, aby wskutek wzrostu napiecia pomiedzy pierwszym a drugim obszarem wystapilo zbyt wczesnie za wysokie natezenie pola przy powierzchni pomiedzy obszarem kontaktowym a drugim zlaczem p-n jako skutek wnikania strefy zubozenia z drugiego zlacza p-n do tego obszaru kontaktowego. Optymalny rozklad pola uzyskuje sie przez to, ze dla produktu N • d wedlug wynalazku maksymalne wartosci natezenia pola, wystepujace przy drugim zlaczu p-n i przy krawedzi obszaru kontaktowego maja takze w przyblizeniu te sama wartosc.Ponadto gdy warunki sa tak dobrane, ze N • d jest zasadniczo równe 3,0 • 105 e E i L 1,4 • 10"sVb, wówczas jest pewne, ze maksymalne natezenie pola przy pierwszym zlaczu p-n bedzie zawsze wieksze niz wspomniane powyzej wartosci maksymalne wystepujace przy powierzchni, przez co przebicie wystepuje zawsze przy pierwszym zlaczu p-n, a nie przy powierzchni.W celu mozliwosci gromadzenia glównej czesci ladunku w obszarze zubozonym drugiego obszaru, reduku¬ jac w ten sposób minimalna grubosc pierwszego obszaru, zaleca sie czesto, aby drugi obszar przynajmniej przyle¬ gly do pierwszego obszaru posiadal stezenie domieszkowania nizsze niz pierwszy obszar.Jakkolwiek w wielu przypadkach strefa zubozenia pierwszego zlacza p-n moze siegac bez szkodliwych skutków poprzez grubosc drugiego obszaru, to w innych przypadkach korzystnie stosuje sie taka grubosc drugie¬ go obszaru, aby przy napieciu przebicia pierwszego zlacza p-N strefa zubozenia zachodzila w drugi obszar na odleglosc mniejsza niz grubosc tego obszaru. W tym przypadku jest pewne, ze grubosc drugiego obszaru nie bedzie wplywala przeciwnie na napiecie wsteczne.Chociaz opisana struktura pólprzewodnikowa moze byc równiez uksztaltowana odmiennie, to zaleca sie miedzy innymi ze wzgledów technologicznych konstrukcje, w której pierwszy obszar jest uformowany jako warstwa epitaksjalna o przewodnosci pierwszego rodzaju, utworzona na drugim obszarze. Trzeciobszar sasiaduja¬ cy z pierwszym obszarem nie musi siegac poprzez grubosc pierwszego obszaru. Wystarczajace jest, ze przynaj¬ mniej w warunkach pracy towarzyszaca strefa zubozenia rozciaga sie nad cala gruboscia pierwszego obszaru i przynajmniej czescia obwodu ogranicza jego wysepkowo uksztaltowana czesc.Korzystne jest, jezeli uksztaltowana wysepkowo czesc pierwszego obszaru jest ograniczona z boku w calo¬ sci przez drugie zlacze p-n, jakkolwiek czasami moga byc korzystne inne struktury, w których wspomniana czesc pierwszego obszaru jest ograniczona z boku, przykladowo czesciowo przez drugie zlacze p-n, a w pozosta¬ lej czesci w inny sposób, na przyklad przez wglebiony material izolujacy, lub przez rowek wypelniony przykla¬ dowo szklempasywujacym. \ Wynalazek ma szczególne zastosowanie w przypadku bocznych tranzystorów polowych, w których prad pomiedzy zródlem a drenem przeplywa zasadniczo równolegle do powierzchni. Z tego wzgledu zalecane rozwia¬ zanie charakteryzuje sie tym, ze zródlo i dren po obu stronach bramki tworza nieprostujace styki z pierwszym obszarem, przy czym ten obszar kontaktowy stanowi dren tranzystora. W tym przypadku bramka jest polaczona zwykle z drugim obszarem, który nastepnie sluzy jako druga bramka, chociaz nie jest to konieczne.W niektórych przypadkach bedzie zalecane rozwiazanie, a którym dren jest zasadniczo calkowicie otoczo¬ ny przez bramke, a ta ostatnia jest otoczona zasadniczo calkowicie pfeez zródlo. Szczególnie korzystne rozwia¬ zanie charakteryzuje sie tym, ze warstwa pólprzewodnikowa o przewodnosci drugiego rodzaju wystepuje na4 119 597 j pierwszym obszarze, zas zródlo i dren posiadaja strefy elektrodowe i przewodnosci pierwszego rodzaju, a bramka posiada strefe elektrodowa o przewodnosci drugiego rodzaju, przy czym wszystkie wspomniane strefy elektrodo¬ we rozciagaja sie poprzez grubosc tej warstwy pólprzewodnikowej w dól do pierwszego obszaru. To ostatnie zalecane rozwiazanie umozliwia ulozenie obok siebie w tej samej plytce pólprzewodnikowej tranzystorów polo¬ wych zlacza dopelniajacego, to znaczy tranzystorów polowych z kanalem n i kanalem p, jak bedzie opisane ponizej.Poza bocznymi zlaczonymi tranzystorami polowymi, mozna takze zastosowac korzystnie wynalazek w przypadku zlaczowych tranzystorów polowych o tak zwanym typie pionowym.W zwiazku z tym zalecane rozwiazanie charakteryzuje sie tym, ze tranzystor polowy jest typu pionowego, dren tworzy styk nieprostujacy z drugim obszarem, zródlo tworzy styk prostujacy z pierwszym obszarem, a bramka zawiera strefe elektrodowa o przewodnosci pierwszego rodzaju, która to strefa otacza przynajmniej jedna czesc pierwszego obszaru, polaczona z obszarem kanalowym i tworzy wspomniany obszar kontaktowy.Przedmiot wynalazku zostanie objasniony szczególowo w przykladach wykonania na rysunku, na którym fig. 1 przedstawia znany przyrzad pólprzewodnikowy czesciowo w przekroju a czesciowo w widoku perspekty¬ wicznym, fig, 2 — przyrzad pólprzewodnikowy wedlug wynalazku czesciowo w przekroju a czesciowo w widoku perspektywicznym, fig. 3 — drugi przyklad przyrzadu pólprzewodnikowego wedlug wynalazku, fig. 4 i 5 — nastepne przyklady przyrzadu pólprzewodnikowego wedlug wynalazku, fig. 6 - przyrzad pólprzewodnikowy z pionowym tranzystorem polowym, fig. 7 - tranzystor polowy o glebokim zubozeniu, fig. 8A do E - rozklad pola przy rozmaitych wymiarach i domieszkowaniach, a fig. 9 - przedstawia wzajemna zaleznosc pomiedzy domieszkowaniem a wymiarami pierwszego obszaru dla korzystnego rozwiazania.Figury przedstawione na rysunku sa schematyczne i dla przejrzystosci nie sa wykonane w okreslonej skali.Odpowiadajace sobie elementy posiadaja te same odnosniki cyfrowe. Obszary pólprzewodnikowe o przewodnosci tego samego rodzaju sa zakreskowane w tym samym kierunku.We wszystkich rozwiazaniach jako material pólprzewodnikowy zostal wybrany krzem. Jednakze wynala¬ zek nie ulega w ten sposób ograniczeniu, ale moze byc zastosowany przy wykorzystywaniu jakiegokolwiek innego materialu pólprzewodnikowego, na przyklad germanu lub tak zwanego zwiazku III - V, na przyklad Ga-As.Na fig. 1 jest przedstawiony znany przyrzad pólprzewodnikowy czesciowo w przekroju a czesciowo w wi¬ doku perspektywicznym. Przyrzad ten zawiera pólprzewodnikowy korpus z tranzystorem polowym, posiadaja¬ cym zródlo i dren z towarzyszacymi strefami elektrodowymi 12 i 14, usytuowany posrodku obszar kanalowy 1 oraz bramke z towarzyszaca strefa elektrodowa 13, sasiadujaca z obszarem kanalowym 1. Bramka sluzy do oddzialywania na strefe zubozenia za pomoca napiecia bramki, przylozonego do bramki dla kontrolowania przeplywu nosników ladunku, w tym przykladzie przeplywu elektronów, pomiedzy elektroda zródlowa 12, a drenem 4.W przykladzie tym zródlo, dren i bramka skladaja sie ze strefy pólprzewodnikowej i warstwy metalowej na tej strefie, która to warstwa tworzy kontakt oporowy z towarzyszaca strefa elektrodowa, a nie jest pokazana na rysunku ze wzgledu, na przejrzystosc. Obszar kanalowy 1 ma w tym przykladzie przewodnictwo typu n, strefy elektrodowe 12 i 14 maja przewodnictwo typu n z domieszkowaniem wyzszym niz obszar kanalowy 1, zas strefa elektrodowa bramki 13 ma przewodnictwo typu p i tworzy z obszarem kanalowym 1 prostujace zlacze p-n 7.Jak uwidoczniono na fig. 1, tranzystor polowy zawiera uksztaltowany warstwowo pierwszy obszar 1 o przewodnosci pierwszego rodzaju, w tym przypadku przewodnosci typun. Pierwszy obszar 1, który w tym przypadku stanowi równiez obszar kanalowy sasiadujacy z bramka, tworzy wraz z lezacym pod spodem drugim obszarem 2, o przewodnosci typu n pierwsze zlacze p—n 5, usytuowane zasadniczo równolegle do powierzchni 8.Uksztaltowana wysepkowo czesc obszaru 1 jest ograniczona z boku przez drugie zlacze p—n 6 z towarzyszaca strefa zubozenia. To drugie zlacze p-n 6 jest utworzone pomiedzy pierwszym obszarem 1 a trzecim obszarem 3 o przewodnosci typu p, który siega pomiedzy drugim obszarem 2 a powierzchnia 8 i który ma wyzsze stezenie domieszkowania niz drugi obszar 2. Zlacze p—n 6 ma tym samym napiecie przebicia nizsze niz pierwsze zlacze p—n 5. Bramka sasiaduje z uksztaltowana wysepkowo czescia obszaru 1.Jakv pokazano na fig. 1, bramka jest polaczona z podlozem (w tym przypadku z drugim obszarem 2), jakkolwiek nie jest to konieczne. Po przylozeniu napiecia Vd pomiedzy zaciski S i D zródla i drenu, elektrony przeplywaja przez obszar 1 ze strefy 12 do strefy 4. Poprzez przylozenie napiecia w kierunku wstecznym pomiedzy strefe elektrodowa 13 bramki a obszarem 1 i pomiedzy drugim obszarem 2 a obszarem 1, tworzy sie strefy zubozenia, których granice (9, 10, 14) sa pokazane przerywanymi liniami na fig. 1. Te strefy zubozenia sa pokazane jako niezakreskowane.119 597 W opisanym powyzej znanym przyrzadzie stezenie domieszkowania i wymiary sa tego rodzaju, ze przy napieciu przebicia zlacza p-n 6 obszar 1 blisko drenu 4 nie jest zubozony. Napiecie w kierunku wstecznym w poprzek zlaczy p-n 6 i 7 które jest najwyzsze w poblizu drenu 4, powoduje podmienienie rozkladu natezenia pola, przy którym maksymalna wartosc natezenia pola wystepuje w poblizu miejsca, gdzie zlacza p-n 6 i 7 przecinaja powierzchnie 8, to jest w poblizu powierzchni przy której wystepuje ostateczne przebicie przy napie¬ ciu znacznie wyzszym niz napiecie przebicia zlacza p-n 5 w obrebie objetosci pólprzewodnikowego korpusu.Na fig. 2 jest przedstawiony przyrzad pólprzewodnikowy wedlug wynalazku. Przyrzad ten w duzym stop¬ niu jest podobny do znanego przyrzadu z fig. 1.Jednakze, wedlug wynalazku, w przyrzadzie pokazanym na fig. 2 stezenie domieszkowania i grubosc pierwszego obszaru 1 sa tak male, ze po przylozeniu napiecia w kierunku wstecznym pomiedzy drugim obsza¬ rem 2 a obszarem kontaktowym nalezacym do zródla, drenu i bramki (w tym przykladzie drenu 4) i utworzeniu nie prostujacego styku z uksztaltowanym wysepkowo obszarem, strefa zubozenia przynajmniej pomiedzy drenem 4 a drugim zlaczem p-n 6 siega od pierwszego zlacza p-n 5 poprzez grubosc uksztaltowanego wysepkowo obszaru 1 przy napieciu nizszym niz napiecie przebicia drugiego zlacza p—n 6. Na fig. 2 jest przedstawiony stan, w którym obszar 1 pomiedzy strefami 7 i 4 jest w pelni zubozony az do zlacza p-n 6. Napiecie w poprzek zlaczy p—n 5, 6 i 7 jest obecnie w calosci pobierane przez zwiazana strefe zubozenia siegajaca od strefy drenu 4 az do granicy 9.W wyniku tego natezenie pola przy powierzchni jest znacznie zredukowane. Napiecie przebicia jest w kon¬ sekwencji wyznaczone przynajmniej w znacznym stopniu przez wlasnosci zlacza p-n 5, przebiegajacego w obre¬ bie pólprzewodnikowego korpusu. To.napiecie przebicia moze byc bardzo wysokie i moze sie zblizac do napie¬ cia przebicia przewidywanego teoretycznie na podstawie domieszkowania obszarów 1 i 2.Dla uzyskania opisanego efektu bedacego celem wynalazku, w przyrzadzie pokazanym na fig. 2, posiadaja¬ cym krzemowy korpus pólprzewodnikowy, zastosowano nastepujace domieszkowania i wymiary: Strefy 4 i 12: grubosc 1 jUm; Obszar 1: typ n, stezenie domieszkowania 1,5 • 1015 atomów/cm3; grubosc 5 /im; Obszar 2: typ p, stezenie domieszkowania 1,7 • 1014 atomów/cm3; grubosc 250jum; Strefa 13: typ p, grubosc 2,5 jum: Odle¬ glosc L od drenu 4 az do zlacza p-n 6: 50 jum.W tym przypadku wyliczone jednowymiarowo napiecie przebicia Vg pierwszego zlacza p-n wynosilo 1270V. Aktualne, stwierdzone napiecie przebicia wynosilo 700 V. Przy danych grubosciach i stezeniach domie¬ szkowania strefa zubozenia w obszarze 2 siega poza grubosc, która jest mniejsza niz grubosc obszaru 2. oraz uniknieto takze dotarcia strefy zubozenia zlacza p-n 6 do strefy 4 przy wartosci napiecia mniejszej niz napiecia przebicia zlacza p-n 6, wziete samo (wobec braku zlacza p-n 5). Zastosowanie wspomnianych wartosci N. d. L VB i Vb w tym przykladzie dla krzemu ( e = 11,7, E = 2,5 • 10s Vdt/cm ) sprawia, ze warunek2,6* 102e E\/— < N • d < 5,1 • 105 e E jest spelniony.W przyrzadzie pólprzewodnikowym pokazanym na fig. 2 pierwszy obszar 1 jest utworzony przez warstwe epitaksjalna, znajdujaca sie na drugim obszarze 2. W przykladzie tym uksztaltowana wysepkowo czesc pierwsze¬ go obszaru jest w calosci ograniczona bocznie poprzez drugie zlacze p—n 6. Jakkolwiek mozliwe sa inne uksztal¬ towania, jak bedzie uwidocznione powyzej, to jednak tego rodzaju konfiguracja jest najprostsza ze wzgledów technologicznych. Uksztaltowana wysepkowo czesc obszaru moze, przykladowo, byc ograniczona wzdluz czesci swego obwodu w rozmaity sposób, na przyklad przez wpuszczony wzornik tlenkowy lub przez rowek wypelniony przykladowo szklem pasywujacym.W przyrzadach pokazanych na fig. 1 i 2 bramka tworzy styk prostujacy, zas zródlo i dren tworza styki nieprostujace z obszarem 1 za pomoca domieszkowanych stref powierzchniowych 12, 4 i 13.Jednakze wystepowanie tych stref powierzchniowych nie jest zdecydowanie konieczne. Zamiast stref pólprzewodnikowych 12 i 4 mozna zastosowac oporowe styki metal — pólprzewodnik, zas zamiast strefy 13 na obszarze 1 moze byc zastosowany prostujacy styk metal - pólprzewodnik (styk Schottky'ego). Zamiast bramki ze zlaczem prostujacym moze byc równiez zastosowana warstwa przewodzaca, oddzielona warstwa izolujaca od powierzchni pólprzewodnikowej 8, za pomoca której w warstwie epitaksjalnej 1 jest utworzona strefa zubozenia, przykladowo tak jak w przypadku tranzystora o glebokim zubozeniu.Na fig. 3 jest uwidocznione, w jaki sposób mozna wykorzystac wynalazek do otrzymania w tym samym monolitycznym ukladzie scalonym umieszczonych obok siebie tranzystorów polowych zlaczonych (IFET) z ka¬ nalem p i z kanalem n.Tranzystor polowy z kanalem p, który w zasadzie odpowiada tranzystorowi polowemu opisanemu w odnie¬ sieniu do fig. 2, lecz w którym rodzaje przewodnosci wszystkich odpowiednich stref pólprzewodnikowych sa przeciwne do przedstawionych na fig. 2, jest oznaczony jako I. Ponadto „drugi obszar" 2 tego tranzystora jest6 119 597 utworzony przez warstwe epitaksjalna typu n, znajdujaca sie na podlozu 34 typu p. Domieszkowana w wysokim stopniu zagrzebana warstwa 36 typu n jest umieszczona pomiedzy warstwa epitaksjalna 2 a podlozem 34, tak aby nie dopuscic do wnikania strefy zubozenia, towarzyszacej zlaczu p-n 5, w dól do podloza 34.Drugi zlaczowy tranzystor polowy II znajduje sie obok tranzystora polowego I. Jest to takze tranzystor polowy wedlug wynalazku. Ten drugi tranzystor II takze zawiera uksztaltowana wysepkowo czesc 32, która jest utworzona przez czesc tej samej warstwy epitaksjalnej, z której jest utworzony obszar 2 tranzystora I.Strefa zródla 22 typu n, strefa krzemu 24 typu n i strefa bramki 23 typu p siegaja poprzez grubosc warstwy pólprzewodnikowej 21 typu p, wystepujacej na wysepce 32, od której obszar 1 tranzystora I zostal takze utworzony wglab do obszaru 32 typu n. Strefy zródla 22 i drenu 24 tworza z obszarem 21 zlacza p-n 26 i26A, a obszary 21 i 32 tworza zlacze p—n 39. W tym drugim tranzystorze polowym obszar kanalowy jest utworzony przez obszar 32. W celu wzajemnego odizolowania tranzystorów I i II jest wprowadzona wysoce domieszkowana strefa 33 typu p, która otacza obszar 2 i obszar 32 w calosci i która tworzy wraz z obszarem 32 zlacze p-n 38.Po przylozeniu pomiedzy zródlem 22 a drenem 24 odpowiedniego napiecia, elektrony poruszaja sie od zródla do drenu przez obszar 32. Ten przeplyw elektronów moze byc wywolywany przez przylozenie napiecia bramki w kierunku wstecznym pomiedzy strefa 23 a obszarami 32 (i mozliwe takze przez napiecie wsteczne pomiedzy obszarami 32 i 34)..Podobnie jak w przykladzie z fig. 2 stezenie domieszkowania i grubosc warstwy 2, 32 dobrano wedlug wynalazku, tak ze na dlugo przed wystapieniem przebicia, obszar 1 jest calkowicie zubozony przynajmniej pomiedzy drenem 4 a zlaczem p-n 6, zas obszar 32 jest calkowicie zubozony przynajmniej pomiedzy drenem 24 a zlaczem p-n 27.W wyniku tego natezenie pola przy powierzchni 8, a w tranzystorze II natezenie pola przy powierzchni 39 pomiedzy obszarami 21 a 32 jest znacznie zredukowane, a napiecie przebicia znacznie wzrasta.Na fig. 3, podobnie jak na fig. 2 nie sa pokazane warstwy izolujaca (tlenkowe) oraz warstwy kontaktowe przy powierzchni. Polaczenia zródla, drenu i bramki sa oznaczone schematycznie jako S, D i G.Na fig. 4 jest pokazane nastepne zmodyfikowane rozwiazanie przyrzadu pólprzewodnikowego wedlug wynalazku. Tak jak w drugim tranzystorze polowym II z fig. 3, dren 44 typu n jest otoczony strefa bramki 43 tyPu P» a ta'z kolei strefa zródla 42 typu n. Wszystkie strefy elektrodowe znajduja sie w obrebie pierwszego obszaru 1, który tworzy wraz z lezacym pod spodem drugim obszarem 2 typu p pierwsze zlacze p-n 5,a z wyso¬ ce domieszkowanym obszarem 47 typu p zlacze p—n 48, konczace sie przy powierzchni 8. Strefy elektrodowe zródla 42, drenu 44 i bramki 43 siegaja tylko poza czesc grubosci pierwszego obszaru 1. Tranzystor polowy moze byc uruchamiany w ten sam sposób jak tranzystory poprzednie. Granice 49 i 40 strefy zubozenia, pokazane na rysunku, zostaly zaznaczone dla napiecia wstecznego pomiedzy obszarami 1 i 2, które jest nizsze niz napiecie przebicia. Obszar 1 jest w pelni zubozony pomiedzy strefa bramki 43 a strefa drenu 44. Takjak w tranzystorze polowym II z fig. 3, uksztaltowana wysepkowo czesc pierwszego obszaru jest otoczona bramka, która w tym przypadku spelnia funkcje „trzeciego obszaru". Zlacze p—n 46 pomiedzy strefa bramki a obszarem 1 tworzy „drugie" zlacze p—n. Poniewaz domieszkowanie i grubosc pierwszego obszaru 1 zostala dobrana wedlug wyna¬ lazku, tak ze ten obszar jest w pelni zubozony przy wzrastajacym napieciu bramka — dren przed wystapieniem przebicia zlacza p-n 6, zatem moze byc zastosowany tranzystor polowy przy bardzo duzym napieciu pomiedzy elektroda kontrolna a drenem.Ponadto, przyrzad pokazany na fig. 4 jest bardzo interesujacy z tego^wzgledu, ze przy malej odmianie moze byc uzyty jako dioda impulsowa dla wysokich napiac. Tego rodzaju dioda impulsowa jest pokazana na fig. 5. Struktura pólprzewodnikowa tego typu przyrzadu moze odpowiadac strukturze pokazanej na fig. 4 z ta jedynie róznica, ze w tym przypadku strefa 42 nie musi sie stykac i z tego wzgledu moze byc pokryta wszedzie warstwa izolujaca 41 i ze pomiedzy obszarem 47 a obszarem 42' jest zapewnione male napiecie przebicia. Dla uzyskania tego, obszar 42 znajduje sie w malej odleglosci od obszaru 47, mozliwie nawet obok obszaru 47, lub wnikajac w obszar 47. Na zlaczu p-n 5 jest przylozone napiecie Wi w kierunku wstecznym przez oporowe styki na strefach 44 i 2. Impedancja, w tym przykladzie rezystor R, jest polaczona szeregowo ze zródlem napiecia V!.Do zlacza p—n 46 jest przylozone zmienne napiecie W2 w kierunku wstecznym.Na fig. 5 jest przedstawiony stan, w którym napiecie Vj jest ciagle niewielkie i w którym do bramki jest przylozone tak duze napiecie V2, ze towarzyszaca strefa zubozenia (granica 45) osiagnela granice 40 strefy zubozenia zlacza p-n 5. W tych okolicznosciach uksztaltowana wysepkowo czesc 1A jest otoczona strefami zubozenia i jest odcieta od pozostalej czesci pierwszego obszaru 1.Napiecie V\ moze obecnie byc podnoszone do bardzo duzych wartosci, poniewaz uksztaltowana wysepko¬ wo czesc 1A jest w pelni zubozona od zlacza p—n 5 az do powierzchni 8 juz przy stosunkowo malym napieciu L.lv 119597 7 Vi, a gdy napiecie Vt wzrasta, wówczas napiecie przebicia nie jest juz dluzej wyznaczane przez stosunkowo niskie napiecie przebicia zlacza p-n 46, ale przez napiecie przebicia plaskiego zlacza p-n 5, nie wynurzajacego sie przy powierzchni. Z tego wzgledu równiez w tym przypadku funkcje wspomnianego powyzej „trzeciego obszaru" spelnia strefa bramki 43, a nie obszar 47.Wysokie napiecie Vj wystepuje obecnie zasadniczo w calosci w poprzek strefy zubozenia pomiedzy po¬ wierzchnia 8 a granica 49, a strefa zubozenia siega w przyblizeniu tak jak pokazano na fig. 4.Zasadniczo na impedancji R nie ma spadku napiecia, poniewaz przeplywa przez nia tylko maly prad uplywu i jest ona tak dobrana, ze jest znacznie mniejsza niz impedancja zblokowanego przyrzadu pólprzewodni¬ kowego, polaczonego szeregowo z impedancja R.Gdy napiecie kontrolne V2 jest zredukowane do takiej wartosci, ze strefa zubozenia nie odcina dluzej obszaru 1 pomiedzy strefa bramki 43 a zlaczem p-n 5, wówczasjest utworzone pole dryftu, w wyniku którego a strefa zródla 42 zmierza do osiagniecia potencjalu strefy drenu 44. Jednakze na dlugo zanim to moze nastapic, pomiedzy obszarami 47 a 42 wystepuje przebicie, tak ze napiecie na przyrzadzie pólprzewodnikowym znika zasadniczo calkowicie, a napiecie V\ przechodzi zasadniczo w calosci na impedancje R.W ten sposób napiecie na impedancji R moze byc przelaczone pomiedzy niska a wysoka wartoscia za pomoca napiecia kontrolnego V2.Na fig. 6 jest przedstawiony schematycznie widok w przekroju pionowego tranzystora polowego wedlug wynalazku. Tranzystor ten sklada sie z uksztaltowanego wysepkowo obszaru 1, który w tym przykladzie ma przewodnosc typu p. W tym przypadku obszar 1 stanowi czesc warstwy epitaksjalnej typu p, posiadajacej gru¬ bosc 4 //m 4 stezenie domieszkowania 1,3 • 1015 atomów/cm 3, która znajduje sie na podlozu 2 typu n, posiada¬ jacym grubosc 250 /im i stezenie domieszkowania 3,2 • 1014 atomów/cm3. Uksztaltowany wysepkowo obszar 1 jest ograniczony bocznie przez strefe dyfuzyjna 3 typu n. W obrebie wysepkowatego obszaru 1 znajduje sie wzornik z tlenku krzemu 50, zaglebiony czesciowo w materiale pólprzewodnikowym i nalozony w postaci war¬ stwy tlenku przez selektywne utlenianie termiczne, przy czym otwory w tej warstwie sa w calosci otoczone przez tlenek. W obrebie materialu pólprzewodnikowego tlenek 50 jest ograniczony cienka, wysoce domieszkowana strefa 54 typu p, która stanowi styk na zewnatrz izolujacego wzornika 50 i tworzy.strefe bramki. Najkrótsza odleglosc pomiedzy strefa 54 a zlaczem p-n 5 wynosi 2,5/im.Ponadto na powierzchni i stykach znajduje sie wysoce domieszkowana warstwa 52 typu n z polikrystalicz¬ nego krzemu, usytuowana pomiedzy zaglebionymi czesciami tlenkowego wzornika 50fprzy czym pólprzewod¬ nikowa powierzchnia przy strefach powierzchniowych 53 jest uzyskana przez dyfuzje z warstwy 52. Na warstwie 52 znajduje sie metalowa warstwa 51, podczas gdy obszar 2 styka sie z wysoce domieszkowana warstwa kontak¬ towa 55 i metalowa warstwa 56. Polaczenia zródla, drenu i bramki sa oznaczone schematycznie przez S, D i G.Wstanie pracy do drenu D jest przylozone napiecie, które jest dodatnie wzgledem zródla S. Na bramce. G wystepuje napiecie, które jest przynajmniej tak ujemne wzgledem drenu, ze strefa zubozenia siega do zlacza p—n 5 pomiedzy obszarami 1 i 2 az do powierzchni, tak ze obszar 1 jest zupelnie zubozony. Przeplyw elektronów, które poruszaja sie od zródla do drenu w zasadzie nie jest hamowany przez zubozony obszar 1. Rozklad potencjalów w obrebie zubozonego obszaru 1 moze byc zmieniany poprzez zmiane napiecia przy bramce, a przykladowo próg potencjalu moze tak byc uformowany, ze przeplyw elektronów od zródla do drenu przez zubozony obszar 1 moze byc kontrolowany. Poniewaz obszar 1 jest zupelnie zubozony przy napieciu nizszym . niz napiecie przebicia zlacza p-n 6, zatem mozna otrzymac pionowy tranzystor polowy na bardzo wysokie v napiecie, a to z tego wzgledu, ze w wyniku opisanej wyzej zasady, napiecie, przy któiytn wystepuje przebicie pomiedzy obszarami 1 i 2, moze byc bardzo wysokie.Pokazany na fig. 6 przyrzad pólprzewodnikowy moze byc wytworzony w nastepujacy sposób. Materialem wyjsciowym jest podloze 2 typu n, posiadajace epitaksjalna warstwe typu p o wspomnianych wyzej domieszko- waniach i grubosciach. Wysepkowa strefa izolacyjna 3 jest wytworzona znanymi metodami dyfuzyjnymi, przykladowo na drodze dyfuzji fosforowej. Równoczesnie na stronie spodniej jest rozproszona wysoce domiesz¬ kowana warstwa kontaktowa 55 typu n. Nastepnie naklada sie maske przeciwutleniajaca a jednoczesnie maske implantacyjna, która zawiera azotek krzemu i która bedzie okreslona ponizej jako maska azotkowa, przy czym maska ta ma postac kwadratowej ramki, zbudowanej z maskujacych pasków o szerokosci 4 jim, oddalonych jeden od drugiego-o lOjum. Nastepnie jest wpajany bor w ilosci 1015 jonów/cm2 z energia 60KeV. Stosowany do trawienia maski fotolakier pozostaje i równiez sluzy jako oslona przed wpajaniem.W ten sposób jest wytwarzana warstwa 54 typu p. Nastepnie fotolakierjest usuwany i po wyzarzaniu przy 900°C przez 30 minut otrzymuje sie w drodze utleniania termicznego wzornik tlenkowy o grubosci przykladowo 1 /im. Technologie wytwarzania wglebionego wzornika tlenkowego w drodze selektywnego utleniania sa opisane szczególowo w „Philips Research Reports", tom 25, 1970, strony 118-132. Po usunieciu maski azotkowej8 119 597 naklada sie warstwe 52 polikrystalicznego krzemu o grubosci 0,5 firn i o domieszkowaniu typu n, przykladowo poprzez implantacje fosforowa. Nastepnie przeprowadza sie ogrzewanie przy 1050°C przez 30 minut w azocie, przez co tworza sie obszary kanalowe 53 wskutek dyfuzji z warstwy 52. Nastepnie ma miejsce metalizacja aluminiowa (51, 56, 57) w drodze osadzania pary i maskowania (w razie potrzeby po wprowadzeniu dodatkowej domieszki typu p dla rozciagniecia warstwy 54 w zasieg jej okienka kontaktowego) i,przyrzad moze byc zamon¬ towany w oslonie.Odleglosc L (patrz fig. 6) wynosi w tym przykladzie 70jum. Wyliczone jednowymiarowo napiecie przebi¬ cia Vb struktury P + P - N - (54, 1, 2) wynosi okolo 688 Voltów. Dla krzemu przy e = 11,7 i E = 2,5 • 107 Volt/cmjest spelniony warunek: Vr 2,6-102eEV < N- d < 5,1 • 105 eE L Jezeli obszar 53 jest slabo domieszkowany, wówczas moze wystepowac równiez kontrolowanie pradu pomiedzy zródlem a drenem, poniewaz zlacze p—n pomiedzy obszarami 54 i 53 tworzy strefe zubozenia w ob¬ szarze 52, która poprzez zmiane napiecia bramki powoduje zróznicowanie przekroju poprzecznego drogi pradu przez obszar 53. W niektórych okolicznosciach moga odgrywac role zarówno tlen jak i wspomiany wyzej mecha¬ nizm dzialania.Wynalazek nie jest ograniczony do tranzystorów polowych posiadajacych zlacze p-n lub zlacze Schottky'ego. Przykladowo bramka moze byc oddzielona od powierzchni pólprzewodnikowej za pomoca war¬ stwy izolujacej. Na fig. 7 jest przedstawiony jako przyklad schematyczny widok w przekroju tranzystora o gle¬ bokim zubozeniu, który jest równoznaczny w calosci ze wzgledu na strukture i dzialanie z tranzystorem pokaza¬ nym na fig. 2 z ta jedna róznica, ze strefa zubozenia bramki (granica 14) nie jest tworzona przez zlacze p—n, lecz przez bramke, zbudowana z warstwy elektrodowej 60, którajest oddzielona od powierzchni pólprzewodnikowej za pomoca warstwy izolujacej (przykladowo warstwy tlenkowej) 61. Ponadto, w przyrzadzie pokazanym na fig. 7 moga byc zastosowane te same stezenia domieszkowania i wymiary oraz ten sam sposób przelaczania jak w przyrzadzie pokazanym na fig. 2.Wspomniane wyzej zalecane stezenie domieszkowania i wymiary beda wyjasnione ponizej w odniesieniu do fig. 8A do E i fig. 9.Fig. 8A do E stanowia schematyczne widoki w przekroju pieciu róznych mozliwosci rozkladu pola w dio¬ dzie, która odpowiada uksztaltowanej wysepkowo czesci pierwszego obszaru w poprzednich przykladach. Dla przejrzystosci jest pokazana tylko polówka diody, zaklada sie ze dioda ta jest symetryczna obrotowo wokól osi oznaczonej przez Es. Obszar 1 odpowiada uksztaltowanej wysepkowo „czesci pierwszego obszaru" w kazdym z poprzednich przykladów, zlacze p-n 5 odpowiada „pierwszemu zlaczu p-n" a zlacze p-n 6 odpowiada „drugiemu zlaczu p-n". Na rysunkach zaklada sie, ze obszar 1 ma przewodnosc typu n a obszar 2 ma przewod¬ nosc typu p, jednakze rodzaje przewodnosci moga równiez byc odwrotne. Stezenie domieszkowania obszaru 2 jest takie samo na wszystkich fig. 8 A - 8 E.Jezeli pomiedzy obszarem N"1 (przez obszar kontaktowy N+4) a obszarem P "2 zostanie przylozone napie¬ cie w kierunku wstecznym na zlaczach p—n 5 i 6, wówczas wystapi zmiana rozkladu natezenia pola Es wzdluz powierzchni wedlug linii S, podczas gdy w kierunku pionowym nastezenie pola Eb zmienia sie wedlug Unii B.Na fig. 8A jest przedstawiony przypadek, w którym przy napieciu przebicia nie nastapilo jeszcze pelne zubozenie warstwy 1.Duza wartosc maksymalna natezenia pola Es wystepuje na powierzchni przy zlaczu p-n 6, która wskutek jduzego domieszkowania obszaru P+ 3 jest wieksza niz wartosc maksymalna natezenia pola Eb, wystepujacego przy zlaczu p—n 5, patrzac w kierunku pionowym. Gdy jest przekroczone krytyczne natezenie pola E wynoszace dla krzemu okolo 2,5 • 105 Voltów/cm i nieznacznie zalezne od domieszkowania, wówczas wystepuje przy powierzchni niedaleko zlacza 6 przebicie, zanim strefa zubozenia pokazana przerywanymi liniami na fig. 8A i oznaczona odnosnikami 9 i 10 siegnie w kierunku pionowym od zlacza 5 az do powierzchni.Na fig. 8B do 8E sa przedstawione przypadki, w których stezenie domieszkowania N i grubosc d warstwy 1 sa tego rodzaju, ze przed wystapieniem przebicia powierzchniowego przy zlaczu 6 warstwa 1 jest calkowicie zubozona od zlacza 5 az do powierzchni. Poza czescia drogi pomiedzy obszarami 3 i 4 natezenie pola Es wzdluz powierzchni ma wartosc stala, podczas gdy zarówno przy powierzchni zlacza p—n 6 jak i przy powierzchni zlacza N+ N przy krawedzi obszaru 4 tworzy sie piki natezenia pola (jako wynik zakrzywienia krawedzi zlacza N*N).W przypadku pokazanym na fig. 8B wartosc szczytowa jest najwyzsza przy zlaczu 6 i wieksza niz maksy¬ malna wartosc Eb przy zlaczu 5, przez co przebicie nastapi przy tej powierzchni ale przy stosunkowo wiekszych ~\119597 9 wartosciach niz w przypadkach z fig. 8A, poniewaz rozklad natezenia pola przy powierzchni jest bardziej jedno¬ rodny, przez co wartosc maksymalna bedzie mniejsza.Przypadek przedstawiony na fig. 8B moze byc uzyskany z przypadku przedstawionego na fig. 8A, przykla¬ dowo poprzez zmniejszenie grubosci d warstwy 1 przy takim samym domieszkowaniu.Na fig. 8C jest przedstawiony przypadek odwrotny do pokazanego na fig. 8B. W tym przypadku pik nateze¬ nia pola przy krawedzie obszaru 4 jest znacznie wyzszy niz przy zlaczu p—n 6. Tego rodzaju przypadek moze wystapic, przykladowo, wówczas gdy warstwa 1 posiada bardzo duza rezystywnosc, a obszar 1 jest zubozony zanim wystapi napiecie przebicia. W takim przypadku moze wystapic przebicie przy krawedzi obszaru 4, gdy maksymalne natezenie pola przy tej krawedzi jest wieksze niz natezenie pola przy zlaczu p-n 5.Korzystniejszy jest przypadek pokazany na fig. 8D.W tym przypadku jest zapewnione, ze stezenie domieszkowania i grubosc obszaru 1 sa takie, ze piki natezenia pola przy powierzchni sa zasadniczo równe. Jakkolwiek, przebicie przy powierzchni bedzie stale wystepowalo wówczas, gdy jak pokazano na fig. 8D, maksymalne natezenie pola Eb przy zlaczu p-n 5 jest mniejsze niz wartosc maksymalna przy powierzchni, przy czym maksymalne natezenie pola przy powierzchni staje sie w tym przypadku mniejsze przez utworzenie symetrycznego rozkladu natezenia pola S przy tej powierz¬ chni, niz w przypadku symetrycznego rozkladu natezenia pola, iak ze przebicie wystepuje przy wyzszym napie¬ ciu.Na fig. 8E pokazany jest przypadek, w którym maksymalne natezenie pola przy powierzchni i przy dowol¬ nym napieciu wstecznym jest nizsze niz maksymalne natezenie pola przy zlaczu p-n 5 wskutek skutecznego doboru domieszkowania i grubosci warstwy 1, i poprzez zwiekszenie odleglosci L przy danym stezeniu domiesz¬ kowania obszaru 2. W rezultacie tego przebicie bedzie wystepowalo w tym przypadku zawsze w obrebie pólprzewodnikowego korpusu przy zlaczu p-n 5 a nie przy powierzchni.Ponadto nalezy zauwazyc, ze przy zbyt malej wartosci odleglosci L bedzie wzrastac natezenie pola przy powierzchni (w rzeczywistosci calkowite napiecie pomiedzy obszarami 3 i 4 wyznacza przestrzen pomiedzy krzywa S a linia Es = 0) tak, ze przebicie przy powierzchni wystepuje przy napieciu nizszym.Na podstawie obliczen, okazalo sie, ze najbardziej korzystne wartosci napiecia przebicia uzyskuje sie przy obszarze zaznaczonym na fig. 9 liniami A i B. Na fig. 9 produkt o stezeniu domieszkowania N w atomach na cm3 i o gnssosci d w cm obszaru 1 jest zaznaczony graficznie na osi' poziomej dla krzemu jako pólprzewodnika, zas wartosc 106 y^, gdzie L jest w cm, a Vb w Voltach jest zaznaczona graficznie na osi pionowej. Vb stanowi obliczona jednowymiarowo wartosc napiecia przebicia zlacza p—n 5, to znaczy napiecia przebicia struktury N+N"P" na fig. 8A do E przy zalozeniu, ze stezenie domieszkowania obszarów 1 i 2 sa jednorodne, tak ze zlacze p-n 5 jest strome, ze obszar N+4 posiada zasadniczo nieistotna rezystancje szeregowa, i ze struktura N+N"P" ciagnie sie nieskonczenie daleko we wszystkich kierunkach prostopadlych do osiEs- .1 To fikcyjne napiecie przebicia moze byc bardzo prosto obliczone przy wspomnianych przebiciach. W tym celu nalezy przykladowo, wziac pod uwage publikacje S.M Sze,Physics of Semiconductor Devices, Wiley . & Sons, Nowy Jork, 1969, rozdzial 5.W przypadku, gdy jako material pólprzewodnikowy jest wybrany krzem, wynika, ze dla wartosci N • d lezacych pomiedzy liniami A i B, to znaczy dla Vr 7,6- 108V < Nxd < 1,5- 1012 L jest zrealizowany stan pokazany na fig. 8D (symetryczny rozklad pola przy powierzchni).Jezeli takze ma byc zrealizowany stan przedstawiony na fig. 8E (symetryczny rozklad pola przy powierz¬ chni, z przebiciem przy zlaczu p—n 5), wówczas powinny byc dobrane te wartosci L, N i d, które leza na linii C L _¦ ¦ .. lub blisko tej linii z fig. 9. Dla < 1,4 • 10 oznacza to zasadniczo, ze N • d = 9 • 10 cm2.Vb Jak juz wspomniano, wartosci z fig. 9 odnosza sie do krzemu, który posiada krytyczne natezenie pola E o wartosci okolo 2,5 • 105 Voltów na cm i stala dielektryczna e0 wartosci okolo 11,7. W zasadzie* dlaWteria- lów pólprzewodnikowych posiadajacych wzgledna stala dielektryczna e i krytyczne natezenie pola E pomiedzy liniami A i B wystepuje 2,6 • 102 € EV < N • d < 5,1 • 105 e E a dla linii C : N • d jest zasadniczo równe 3 • 105 e E i w tym przypadku równiez10 119 597 Wartosci e i E mozna znalezc w odpowiedniej literaturze.Przykladowo, krytyczne natezenie pola mozna odnalezc we wspomnianej publikacji S.M. Sze. Physics of Semiconductor Devices, Wiley & Sons, Nowy York, 1969, strona 117, fig. 25.Na podstawie powyzszego opisu w odniesieniu do fig. 8A do 8E i fig. 9 fachowcy z tej dziedziny moga dobrac domieszkowanie i wymiary, które sa najbardziej korzystne wdanych okolicznosciach dla wszystkich struktur pólprzewodnikowych, opisanych w poprzednich przykladach. Nie zawsze bedzie konieczne lub pozada¬ ne unikanie przebicia powierzchniowego we wszystkich okolicznosciach (fig. 9, krzywa C) dopóki parametry mieszcza sie w obrebie linii A i B z fig. 9 lub leza na tych liniach.Wynalazek nie jest ograniczony do rozwiazan opisanych powyzej. Przykladowo, mozna stosowac materialy pólprzewodnikowe inne niz krzem, warstwy izolujace inne niz tlenek krzemu, na przyklad azotek krzemu* tlenek aluminium, oraz warstwy metalowe inne niz aluminium.W kazdym rozwiazaniu moga równiez byc zastapione podane rodzaje przewodnosci rodzajami przeciw¬ nymi. Nalezy podkreslic, ze jakkolwiek w podanych przykladach trzeci obszar 3 jest zawsze silniej domieszkowa¬ ny niz drugi obszar 2, to jednak ten trzeci obszar moze równiez posiadac to samo stezenie domieszkowania co obszar drugi, tworzac przedluzenie drugiego obszaru.W tego rodzaju przypadkach mniejsze napiecie przebicia drugiego zlacza p-n 6 jest spowodowane silnym zakrzywieniem obszaru przejsciowego pomiedzy pierwszym zlaczem p-n 5 a drugim zlaczem p-n 6.Zastrzezenia patentowe 1. Przyrzad pólprzewodnikowy z pólprzewodnikowym korpusem majacym zasadniczo plaska powierz¬ chnie, zawierajacy przynajmniej jeden tranzystor polowy, posiadajacy zródlo, dren, obszar kanalowy pomiedzy zródlem a drenem oraz bramke, przylegla do obszaru kanalowego dla oddzialywania, za pomoca napiecia bramki przylozonego do bramki, na strefe zubozenia w celu kontrolowania przeplywu nosników ladunku po¬ miedzy zródlem a drenem, przy czym ten tranzystor polowy zawiera uksztaltowany w postaci warstwy pierwszy obszar o przewodnosci pierwszego rodzaju, który to obszar wraz z lezacym pod nim drugim obszarem o przewod¬ nosci drugiego rodzaju tworzy pierwsze zlacze p-n, rozciagajace sie zasadniczo równolegle do tej powierzchni, przez co przynajmniej w trakcie pracy czesc uksztaltowanego wysepkowo pierwszego obszaru jest przynajmniej czesciowo ograniczona bocznie poprzez drugie zlacze p-n z towarzyszaca strefa zubozenia, utworzona pomiedzy pierwszym obszarem a trzecim obszarem o przewodnosci drugiego rodzaju, który przylega do pierwszego obszaru, zas durgie zlacze p—n ma napiecie przebicia nizsze niz pierwsze zlacze p-n, przy czym do czesci uksztaltowane¬ go wysepkowo pierwszego obszaru przylega przynajmniej bramka, zas pomiedzy drugim obszarem a obszarem kontaktowym tranzystora polowego, przynalezacego do zródla, drenu i bramki i tworzacym nieprostujacy styk z czescia uksztaltowanego wysepkowo pierwszego obszaru, jest przylozone napiecie w kierunku wstecznym, znamienny t y m, ze stezenie domieszkowania N w atomach/cm3 i grubosc (d) w cm czesci uksztaltowa¬ nego wysepkowo obszaru spelniaja warunek Vr 2,6-102eEV < N-d < 5,1 • 105 eE, L gdzie e stanowi wzgledna stalo dielektryczna, zas E jest krytycznym natezeniem pola w Voltach/cm, przy którym w materiale pólprzewodnikowym pierwszego obszaru wystepuje lawinowe zwielokrotnienie, L stanowi odleglosc w cm od obszaru kontaktowego az do drugiego zlacza p-n, a Vb jest obliczona jednowymiarowo wartoscia napiecia przebicia pierwszego zlacza p-n w Voltach. 2. Przyrzad wedlug zastrz. 1, znamienny tym, ze wartosc N • d jest zasadniczo równa 3,0 • 105 e E,aLl,4- 10"5Vb. 3. Przyrzad wedlug zastrz. 2, znamienny tym, ze stezenie domieszkowania w przynajmniej czesci drugiego obszaru, przyleglego do pierwszego obszaru, jest nizsze niz stezenie domieszkowania pierwszego obszaru. 4. Przyrzad wedlug zastrz. 3, znamienny tym, ze drugi obszar ma taka grubosc, ze przy napieciu przebicia pierwszego zlacza p—n strefa zubozenia zachodzi w drugi obszar na odleglosc mniejsza niz grubosc tego obszaru. 5. Przyrzad wedlug zastrz. 4, znamienny tym, ze pierwszy obszarjest utworzony przez warstwe epitaksjalna o przewodnosci pierwszego rodzaju, umieszczona na drugim obszarze. 6. Przyrzad wedlug zastrz. 5, znamienny tym, ze uksztaltowana wysepkowo czesc pierwszego obszaru jest ograniczona bocznie w calosci przez drugie zlacze p-n.119597 11 7. Przyrzad wedlug zastrz. 6, znamienny tym, ze bramka zawiera pólprzewodnikowa strefe elektrody bramki, która tworzy zlacze p-n z sasiadujaca czescia obszaru kanalowego. 8. Przyrzad wedlug zastrz. 6, znamienny tym, ze bramka zawiera metalowa warstwe, która tworzy prostujace zlacze metal pólprzewodnik (zlacze Schottky'ego) z sasiadujaca czescia obszaru kanalo¬ wego. 9. Przyrzad wedlug zastrz. 6, znamienny tym, ze bramka zawiera warstwe przewodzaca, która jest oddzielona od sasiadujacej czesci obszaru kanalowego za pomoca warstwy izolujacej. 10. Przyrzad wedlug zastrz. 7 lub 8 lub 9, znamienny tym, ze tranzystor polowy jest typu boczne¬ go, a zródlo i dren, znajdujace sie po kazdej stronie bramki, tworza nieprostujace styki z pierwszym obszarem, który to obszar kontaktowy jest utworzony przez dren. 11. Przyrzad wedlug zastrz. 10, znamienny tym, ze bramka jest podlaczona do drugiego obszaru. 12. Przyrzad wedlug zastrz. 11, znamienny tym, ze dren jest otoczony zasadniczo calkowicie przez bramke, a bramka jest otoczona zasadniczo calkowicie przez zródlo. 13. Przyrzad wedlug zastrz. 12, znamienny t y m, ze warstwa pólprzewodnikowa o przewodnosci drugiego rodzaju wystepuje na pierwszym obszarze, a ponadto zródlo i dren zawieraja strefy elektrodowe o prze¬ wodnosci pierwszego rodzaju, a bramka zawiera strefe o przewodnosci drugiego rodzaju, zas wszystkie strefy elektrodowe siegaja poprzez grubosc warstwy pólprzewodnikowej w dól do pierwszego obszaru. 14. Przyrzad wedlug zastrz. 12, znamienny t y m, ze zródlo zawiera strefe elektrodowa o prze¬ wodnosci pierwszego rodzaju, która to strefa nie jest podlaczona do napiecia zewnetrznego, zas z boku strefy zródla z dala od bramki wystepuje wysoce domieszkowana strefa o przewodnosci drugiego rodzaju, która siega od powierzchni w dól do drugiego obszaru i jest umieszczona tak blisko strefy zródla, ze napiecie przebicia pomiedzy tymi dwiema strefami jest znacznie nizsze niz napiecie przebicia pierwszego zlacza p-n, przy czym dren i drugi obszar sa podlaczone do zródla napiecia, które jest podlaczone w szereg z impedancja obciazeniowa i które dostarcza napiecie wsteczne w poprzek pierwszego zlacza p-n, zas bramka jest podlaczona do zródla napiecia, które dostarcza zmienne napiecie wsteczne pomiedzy bramka a pierwszym obszarem, tak ze uksztalto¬ wana wysepkowo czesc pierwszego obszaru otoczonego bramka i towarzyszaca strefa zubozenia moga byc chwi¬ lowo odcinane elektrycznie od pozostalej czesci pierwszego obszaru. 15. Przyrzad wedlug zastrz. 7 lub 8 lub 9, zn amien-ny tym, ze tranzystor polowy jest typu pionowego oraz ze dren tworzy nieprostujacy styk z drugim obszarem, a zródlo tworzy styk prostujacy z pierw¬ szym obszarem, przy czym bramka zawiera strefe elektrodowa o przewodnosci pierwszego rodzaju, która to strefa otacza przynajmniej jedna czesc pierwszego obszaru, towarzyszacego obszarowi kanalowemu, i tworzy wspomniany obszar kontaktowy.119 597 -ik Sir v0 ACD -r&t FIG.1 \l- VG SA VD ^G T-D ^ ! *¦ 1 12 T 22 26 23 27 24 t 33 2 5 34 36 -h Lr-- 6 33 38 37 I 21 ir 26A 32 39 33 FIG.3 ~J L" u-119 597 t irr- 2 40 49 44 FIG.4 R ¥1 . . ** ** ** 42 1 ( I V fe 2lf- 1A ( / <&U: 41 7 1 I Li.Id W FI6.5 54 54 IS7 I 50 / 53 SJ 51 ov \\ \\ \ \ M\ \\\\\ Ki -~~-^^ T -I W 55 56 5 O FIG.6 ** 11? 1 £.£. 13 U^w ¦^-'*/ ' Li 13 10 2 U ¥ ¦.-.'¦ r-- I FI6.7119 597 .10 1 es l A p* '•-^v--p- -'-- -^ -Eb 8 A 6 9 2 5 B U" , S % 2 5 rE„ 8B S 1 t=± -H 6 '».-_.'_P_"__S 2 e„ 8C K4-fe _/4 N" I ',, /*„ , 8D ¦7*- T^TT t 8E FIG.8 I 6L 10-vB 24| f- 22i -4 i ! 20- 1 »t 1- 16- 1 Hi 4 tal [¦ 104 }..I ,, i. •i- -I f 4 ¦ j f I 4f- 2 + 0+ l - Nji (cm l) FIG.9 Pracownia Poligraficzna UP PRL. Naklad 100 egz.Cena 100 zl PL PL PL The invention relates to a semiconductor device with a semiconductor body having a substantially planar surface, including at least one field-effect transistor, having a source, a drain, a channel region between the source and the drain, and a gate adjacent the channel region for interaction by means of a voltage applied to the gate. onto a depletion zone to control the flow of charge carriers between the source and the drain, said field-effect transistor including a layer-shaped first region of conductivity of the first kind, which region together with the underlying second region of conductivity of the second kind form a first p- junction n, extending substantially parallel to said surface, so that, at least in operation, a portion of the island-shaped first region is at least partially laterally bounded by a second p-n junction with an associated depletion zone formed between the first region and a third region of second type conductivity, which is adjacent to the first area, and the second p-n junction has a lower breakdown voltage than the first p-n junction, and at least the gate is adjacent to part of the island-shaped first area, and between the second area and the contact area of the field-effect transistor, belonging to the source, drain and gate, and forming This type of semiconductor device is known, for example, from US patent No. 3,586,931. The effect of the depletion zone for controlling the flow of charge carriers should be understood in the present application as constriction. \ include expanding the current channel, limited by the depletion zone, by changing the thickness of this depletion zone, or changing the flow of charge carriers passing through the depletion zone by changing the potential distribution in the depletion zone. A field-effect transistor may have a different structure depending on the form of the source, drain and gate. For example, these electrodes may have the form of metal layers forming resistive source and drain contacts on the semiconductor surface, and one or more rectifying gates with Schottky contacts.2. 119 597 In an alternative solution, the source, drain and gate may be formed in the form of metal layers adjacent to the semiconductor electrode zones, which, together with the adjacent part of the semiconductor body, form p-n junctions (in the case of gates) or non-rectifying junctions (in the case of the source and drain). Furthermore, the gates can be in the form of a conductive layer which is separated from the semiconductor surface by an insulating layer and by means of which a depletion zone is formed in the channel region, as for example in a so-called "deep depletion" field-effect transistor. Accordingly, , if references to source, drain and gate are made in the application, they include electrode zones and, accordingly, insulating layers that may accompany these electrodes. In the known field-effect transistors described, it is generally not possible to apply large voltages to the first and second p-n junctions. It is this is, among other things, the result of the fact that long before the breakdown voltage at the first p-n junction is reached, theoretically predicted on the basis of the doping profile, breakdown occurs at the second p-n junction as a result of an unfavorable field distribution at this junction. This breakdown usually occurs at or in the immediate vicinity of the surface. The favorable field distribution may be caused by the high doping concentration in the third region and/or the large doping gradient close to the second p-n junction and also, for example, by the local high curvature of the second p-n junction. j. * In order to increase the permissible voltage, the doping concentration in the first region can be reduced and its thickness can be increased to create space for the depletion zone overlapping the first region. However, since the conductance of the channel is proportional to the thickness, but the cut-off voltage is proportional to the square of the thickness of the channel region, therefore, with the length and width of the channel remaining unchanged, and with the same cut-off voltage of the channel, the conductivity of the channel is reduced. ¦ t . a2qN In fact, for the cut-off voltage Vp it was found that Vp= , and for the channel conductivity it was found that Wq/iNa G = , where a is the thickness of the channel area cut off by the gate, N is the doping concentration of the channel area, W is the width and L - the length of the channel area, ix is the mobility of charge carriers, q is the electron charge, and £ is the dielectric constant of the semiconductor material - N it, When N is reduced to the value N =—(|3 1), then it was found (for the value of the channel cut-off voltage Vp remaining unchanged, that .-V2''V» - aV» q'N . Wq/iNa G G'=—^ = ^ U/P y/P In general, however, this type of reduction in channel conductivity is very harmful due to for the proper operation of the field-effect transistor. The aim of the invention is to obtain a semiconductor device with a flat surface, containing a field-effect transistor with a new structure, which device can be used at much higher voltages than in the case of the known field-effect transistors described here, without the need to reduce the channel conductivity The invention is based, among other things, on the discovery of the fact that, contrary to what might be expected, this object can be achieved not by increasing the thickness of the first region, but by reducing it. Therefore, the semiconductor device according to the invention is characterized by the fact that that the concentration of N doping in atoms per cm3 and the thickness d in cm of the island-shaped part satisfy the condition Vb 2.6 102 e EV < N d < 5.1 105 e E, . Lr where e is the relative dielectric constant and E is the critical field strength in Volts/cm at which avalanche multiplication occurs in the semiconductor material of the first region, L is the distance 119 597 3 in cm from said contact region to the second p-n junction, and Vg is one-dimensionally calculated value of the breakdown voltage of the first p-n junction in Volts. If this condition is met, then the product of the doping concentration and the thickness of the first region is such that when the reverse voltage is applied, the depletion zone, at least between the contact region and the second p-n junction, reaches from the first p-n junction through the thickness of part of the island-shaped area, at a voltage that is lower than the breakdown voltage of the second p-n junction. Said contact area may be an electrode or an electrode zone that is directly connected to the source of this reverse voltage, but may also alternatively constitute, for example, a semiconductor zone which is not itself provided with a connecting wire, but is maintained at the desired potential in another way, for example by an adjacent semiconductor zone. Since part of the island-shaped area with conductivity of the first type between said contact area and the second p-n junction is completely depleted at a voltage lower than the breakdown voltage of the second p-n junction, so the field strength at the surface is reduced to such an extent that the breakdown voltage is no longer determined essentially entirely by the second p-n junction, but is determined largely through the first p-n junction, running parallel to the surface. In this way, a very high breakdown voltage can be obtained between the first and second areas, which in some cases may be close to the high voltage predicted theoretically on the basis of doping of the first and second areas. The condition according to the invention does not it also allows the field intensity at the surface between the contact area and the second p-n junction to occur too early due to the increase in voltage between the first and second regions as a result of the penetration of the depletion zone from the second p-n junction into this contact region. The optimal field distribution is obtained by the fact that for the product N d according to the invention, the maximum field strength values occurring at the second p-n junction and at the edge of the contact area also have approximately the same value. Moreover, when the conditions are selected such that N d is essentially equal to 3.0 105 e E and L 1.4 10"sVb, then it is certain that the maximum field strength at the first p-n junction will always be greater than the above-mentioned maximum values occurring at the surface, which is why breakdown always occurs at the first p-n junction, rather than at the surface. In order to be able to store the bulk of the charge in the depletion region of the second region, thereby reducing the minimum thickness of the first region, it is often recommended that the second region at least adjacent to the first region have a doping concentration lower than the first region. Although in many cases the depletion zone of the first p-n junction can extend without harmful effects through the thickness of the second region, in other cases it is preferable to use a thickness of the second region such that, at the breakdown voltage of the first p-N junction, the depletion zone overlaps the second region by a smaller distance. than the thickness of this area. In this case, it is certain that the thickness of the second area will not have a contrary effect on the reverse voltage. Although the described semiconductor structure can also be shaped differently, it is recommended, among other things, for technological reasons, a structure in which the first area is formed as an epitaxial layer with the conductivity of the first genus, formed in the second area. The third area adjacent to the first area does not have to extend through the thickness of the first area. It is sufficient that, at least under operating conditions, the associated depletion zone extends over the entire thickness of the first region and that at least part of its perimeter is bounded by the island-shaped portion thereof. It is advantageous if the island-shaped portion of the first region is laterally bounded entirely by the second joint. p-n junction, although other structures may sometimes be advantageous in which said part of the first region is laterally bounded, for example in part by a second p-n junction and the remainder in some other way, for example by a recessed insulating material, or by a groove filled with an example proof passivating glass. \ The invention is particularly applicable to side effect transistors, in which the current between the source and drain flows substantially parallel to the surface. For this reason, the recommended solution is characterized in that the source and drain on both sides of the gate form non-rectifying contacts with the first region, this contact region being the drain of the transistor. In this case the gate is usually connected to a second area which then serves as a second gate, although this is not necessary. In some cases a solution will be recommended where the drain is substantially completely surrounded by the gate and the latter is substantially completely surrounded by pfeez source. A particularly advantageous solution is characterized by the fact that a semiconductor layer with conductivity of the second type is present in the first area, while the source and drain have electrode zones and conductivity of the first type, and the gate has an electrode zone with conductivity of the second type, all of which the electrode zones extend through the thickness of this semiconductor layer down to the first region. This last recommended solution allows complementary junction field-effect transistors, i.e. n-channel and p-channel field-effect transistors, to be arranged side by side on the same semiconductor board, as will be described below. In addition to side-connected field-effect transistors, the invention can also be advantageously applied to junction transistors field-effect transistors of the so-called vertical type. Therefore, the recommended solution is characterized by the fact that the field-effect transistor is of the vertical type, the drain forms a non-rectifying contact with the second region, the source forms a rectifying contact with the first region, and the gate contains an electrode zone with conductivity of the first type, which zone surrounds at least one part of the first region, connected to the channel region and forming said contact region. The subject matter of the invention will be explained in detail in the examples of embodiments in the drawing, in which Fig. 1 shows a known semiconductor device partly in cross-section and partly in perspective view. , Fig. 2 - a semiconductor device according to the invention, partly in cross-section and partly in a perspective view, Fig. 3 - a second example of a semiconductor device according to the invention, Fig. 4 and 5 - further examples of a semiconductor device according to the invention, Fig. 6 - a semiconductor device with a vertical field-effect transistor, Fig. 7 - deep depletion field-effect transistor, Fig. 8A to E - field distribution with various dimensions and dopings, and Fig. 9 - shows the interdependence between doping and dimensions of the first region for a preferred solution. The figures shown in the drawing are schematic and for clarity's sake are not made to a specific scale. Corresponding elements have the same digital references. Semiconductor regions with the same type of conductivity are hatched in the same direction. In all solutions, silicon is selected as the semiconductor material. However, the invention is not limited in this way, but can be applied using any other semiconductor material, for example germanium or a so-called III-V compound, for example Ga-As. Fig. 1 shows a known semiconductor device partially in cross-section and partly in perspective view. This device comprises a semiconductor body with a field-effect transistor having a source and drain with associated electrode zones 12 and 14, a centrally located channel region 1, and a gate with an associated electrode zone 13 adjacent to the channel region 1. The gate serves to influence the depletion zone via by means of a gate voltage applied to the gate to control the flow of charge carriers, in this example the flow of electrons, between the source electrode 12 and the drain 4. In this example, the source, drain and gate consist of a semiconductor zone and a metal layer on this zone, which the layer forms resistive contact with the associated electrode zone and is not shown in the drawing for reasons of transparency. In this example, the channel area 1 has an n-type conductivity, the electrode zones 12 and 14 have an n-type conductivity with higher doping than the channel area 1, and the gate electrode zone 13 has a p-type conductivity and forms a rectifying p-n junction 7 with the channel area 1. As shown in Fig. 1, the field-effect transistor comprises a layer-shaped first region 1 with conductivity of the first type, in this case type conductivity. The first region 1, which in this case also constitutes the channel region adjacent to the gate, together with the underlying second region 2, with n-type conductivity, forms a first p-n junction 5, located substantially parallel to the surface 8. The island-shaped part of the region 1 is limited laterally by the second p-n junction 6 with an accompanying depletion zone. This second p-n junction 6 is formed between the first region 1 and a third region 3 with p-type conductivity, which extends between the second region 2 and the surface 8 and which has a higher doping concentration than the second region 2. The p-n junction 6 therefore has a breakdown voltage lower than the first p—n junction 5. The gate is adjacent to the island-shaped part of area 1. As shown in Fig. 1, the gate is connected to the ground (in this case to the second region 2), although this is not necessary. When a voltage Vd is applied between the S and D terminals of the source and drain, electrons flow through area 1 from zone 12 to zone 4. By applying a voltage in the reverse direction between the electrode zone 13 of the gate and area 1 and between the second area 2 and area 1, a depletion zones, the boundaries of which (9, 10, 14) are shown with dashed lines in Figure 1. These depletion zones are shown unhatched.119 597 In the known device described above, the doping concentration and dimensions are such that at the p-n junction breakdown voltage 6 area 1 close to drain 4 is not depleted. The voltage in the reverse direction across p-n junctions 6 and 7, which is highest near drain 4, causes a change in the field strength distribution, where the maximum value of field strength occurs near the place where p-n junctions 6 and 7 intersect surface 8, i.e. near surface at which the final breakdown occurs at a voltage much higher than the breakdown voltage of the p-n junction 5 within the volume of the semiconductor body. Fig. 2 shows a semiconductor device according to the invention. This device is largely similar to the known device of Fig. 1. However, according to the invention, in the device shown in Fig. 2, the doping concentration and the thickness of the first region 1 are so small that when a voltage is applied in the reverse direction between the second region ¬ rm 2 and the contact area belonging to the source, drain and gate (in this example, drain 4) and forming a non-straightening contact with the island-shaped area, the depletion zone at least between drain 4 and the second p-n junction 6 extends from the first p-n junction 5 through the thickness of the formed islanding of area 1 at a voltage lower than the breakdown voltage of the second p-n junction 6. Fig. 2 shows the condition in which area 1 between zones 7 and 4 is fully depleted up to p-n junction 6. Voltage across the p-n junctions 5, 6 and 7 are now entirely taken up by the associated depletion zone extending from drainage zone 4 to boundary 9. As a result, the near-surface field strength is significantly reduced. The breakdown voltage is consequently determined at least to a large extent by the properties of the p-n junction 5 extending within the semiconductor body. This breakdown voltage can be very high and may approach the breakdown voltage predicted theoretically based on the doping of regions 1 and 2. To achieve the described effect of the invention, in the device shown in Fig. 2, having a silicon semiconductor body, the following dopings and dimensions were used: Zones 4 and 12: thickness 1 µM; Area 1: n-type, doping concentration 1.5 1015 atoms/cm3; thickness 5 /im; Area 2: p-type, doping concentration 1.7 1014 atoms/cm3; thickness 250 µm; Zone 13: p-type, 2.5 µm thick: Distance L from drain 4 to the p-n junction 6: 50 µm. In this case, the one-dimensionally calculated breakdown voltage Vg of the first p-n junction was 1270V. The actual breakdown voltage found was 700 V. At given thicknesses and doping concentrations, the depletion zone in area 2 extends beyond the thickness, which is smaller than the thickness of area 2. And the depletion zone of the p-n junction 6 was also avoided from reaching zone 4 at a voltage value lower than than the breakdown voltage of p-n junction 6, taken alone (in the absence of p-n junction 5). The use of the mentioned N. d. L VB and Vb values in this example for silicon (e = 11.7, E = 2.5 10s Vdt/cm) makes the condition 2.6* 102e E\/— < N d < 5 1105 e E is satisfied. In the semiconductor device shown in Fig. 2, the first region 1 is formed by an epitaxial layer located on the second region 2. In this example, the island-shaped part of the first region is entirely bounded laterally by the second junction p—n 6. Although other configurations are possible, as will be seen above, this type of configuration is the simplest for technological reasons. The island-shaped part of the area may, for example, be bounded along part of its circumference in various ways, for example by a recessed oxide pattern or by a groove filled, for example, with passivating glass. In the devices shown in Figures 1 and 2, the gate forms a rectifying contact, and the source and drain form non-rectifying contacts with area 1 via doped surface zones 12, 4 and 13. However, the presence of these surface zones is not strictly necessary. Instead of semiconductor zones 12 and 4, resistive metal-semiconductor contacts can be used, and instead of zone 13, a rectifying metal-semiconductor contact (Schottky contact) can be used in area 1. Instead of a gate with a rectifying junction, a conductive layer can also be used, separated by an insulating layer from the semiconductor surface 8, by means of which a depletion zone is created in the epitaxial layer 1, for example as in the case of a deep depletion transistor. Fig. 3 shows how the invention can be used to obtain side-by-side p-channel and n-channel field-effect transistors (IFET) in the same monolithic integrated circuit. A p-channel field-effect transistor, which basically corresponds to the field-effect transistor described with reference to Fig. 2, but in which the conductivity types of all relevant semiconductor zones are opposite to those shown in Fig. 2, is denoted as I. Moreover, the "second region" 2 of this transistor is formed by an n-type epitaxial layer located on a p-type substrate 34 A highly doped buried n-type layer 36 is placed between the epitaxial layer 2 and the substrate 34 so as to prevent the depletion zone associated with the p-n junction 5 from extending down to the substrate 34. The second field-effect transistor II is located adjacent to the field-effect transistor I. This is also a field-effect transistor according to the invention. This second transistor II also includes an island-shaped portion 32 which is formed by part of the same epitaxial layer from which region 2 of transistor I is formed. The n-type source zone 22, the n-type silicon zone 24 and the p-type gate zone 23 extend through the thickness of the layer p-type semiconductor 21, occurring on the island 32, from which the area 1 of transistor I was also formed into the n-type area 32. The source zones 22 and drain 24 form p-n junctions 26 and 26A with area 21, and areas 21 and 32 form a p- junction n 39. In this second field-effect transistor, the channel region is formed by region 32. In order to isolate transistors I and II from each other, a highly doped p-type zone 33 is introduced, which surrounds region 2 and region 32 as a whole and which, together with region 32, forms a junction p-n 38. After applying the appropriate voltage between the source 22 and the drain 24, electrons move from the source to the drain through the area 32. This flow of electrons can be caused by applying a gate voltage in the reverse direction between the area 23 and the areas 32 (and possibly also by the voltage reverse between areas 32 and 34). As in the example of Fig. 2, the doping concentration and the thickness of layer 2, 32 have been selected according to the invention so that long before breakdown occurs, area 1 is completely depleted at least between drain 4 and p-n junction 6 , and area 32 is completely depleted at least between drain 24 and the p-n junction 27. As a result, the field strength at surface 8, and in transistor II the field strength at surface 39 between areas 21 and 32, is significantly reduced and the breakdown voltage increases significantly. In Fig. 3, similarly to Fig. 2, the insulating (oxide) layers and contact layers at the surface are not shown. The source, drain and gate connections are marked schematically as S, D and G. Fig. 4 shows another modified solution of the semiconductor device according to the invention. As in the second field-effect transistor II of Fig. 3, the n-type drain 44 is surrounded by a P-type gate zone 43 and this, in turn, by an n-type source zone 42. All electrode zones are located within the first region 1, which forms together with the underlying second p-type region 2 is the first p-n junction 5, and with the highly doped p-type region 47 the p-n junction 48, terminating at surface 8. The electrode zones of source 42, drain 44 and gate 43 extend only beyond part of the thickness of the first area 1. The field-effect transistor can be activated in the same way as the previous transistors. The boundaries 49 and 40 of the depletion zone, shown in the figure, are marked for the reverse voltage between regions 1 and 2, which is lower than the breakdown voltage. Region 1 is fully depleted between the gate zone 43 and the drain zone 44. As in the field-effect transistor II of Fig. 3, the island-shaped part of the first region is surrounded by the gate, which in this case serves as the "third region". P-n junction 46 between the gate zone and area 1 it forms a "second" p-n junction. Since the doping and the thickness of the first region 1 have been selected according to the invention, so that this region is fully depleted with increasing gate-drain voltage before breakdown of the p-n junction 6 occurs, a field-effect transistor can be used at a very high voltage between the control electrode and the drain Moreover, the device shown in Fig. 4 is very interesting in that, with a small variation, it can be used as a pulse diode for high voltages. A pulsed diode of this type is shown in Fig. 5. The semiconductor structure of this type of device may correspond to the structure shown in Fig. 4 with the only difference that in this case the zone 42 does not have to be in contact and can therefore be covered everywhere with an insulating layer 41 and that a low breakdown voltage is provided between area 47 and area 42'. To achieve this, the area 42 is located at a small distance from the area 47, possibly even next to the area 47, or penetrating the area 47. At the p-n junction 5 a voltage Wi is applied in the reverse direction through resistance contacts in the zones 44 and 2. Impedance, w In this example, the resistor R is connected in series with the voltage source V!. A variable voltage W2 is applied to the p-n junction 46 in the reverse direction. Fig. 5 shows a condition in which the voltage Vj is still small and in which such a large voltage V2 is applied to the gate that the associated depletion zone (limit 45) has reached the boundaries 40 of the depletion zone of the p-n junction 5. In these circumstances, the island-shaped part 1A is surrounded by the depletion zones and is cut off from the rest of the first region 1. The voltage V can now be raised to very high values because the island-shaped part 1A is in fully depleted from the p-n junction 5 up to the surface 8 already at a relatively low voltage L.lv 119597 7 Vi, and when the voltage Vt increases, the breakdown voltage is no longer determined by the relatively low breakdown voltage of the p-n junction 46, but by the voltage puncture of the flat p-n junction 5, which does not emerge at the surface. For this reason, in this case too, the function of the above-mentioned "third region" is performed by the gate zone 43 and not by the region 47. The high voltage Vj now exists substantially entirely across the depletion zone between surface 8 and boundary 49, and the depletion zone extends into approximation as shown in Fig. 4. There is essentially no voltage drop across the impedance R because only a small leakage current flows through it and it is chosen so that it is much smaller than the impedance of the block semiconductor device connected in series with the impedance R. When the control voltage V2 is reduced to such a value that the depletion zone no longer cuts off the region 1 between the gate zone 43 and the p-n junction 5, a drift field is created, as a result of which the source zone 42 tends to reach the potential of the drain zone 44. However, for a long time before this can occur, a breakdown occurs between areas 47 and 42, so that the voltage across the semiconductor device disappears substantially completely and the voltage V\ is transferred substantially entirely to the impedance R. In this way, the voltage across the impedance R can be switched between a low and a high value by means of control voltage V2. Fig. 6 shows a schematic cross-sectional view of a vertical field-effect transistor according to the invention. This transistor consists of an island-shaped area 1, which in this example has a p-type conductivity. In this case, area 1 is part of a p-type epitaxial layer, having a thickness of 4 μm 4 doping concentration of 1.3 1015 atoms/cm 3 , which is located on n-type substrate 2, having a thickness of 250 μm and a doping concentration of 3.2 1014 atoms/cm3. The island-shaped area 1 is laterally limited by an n-type diffusion zone 3. Within the island-shaped area 1 there is a silicon oxide template 50, partially embedded in the semiconductor material and deposited in the form of an oxide layer by selective thermal oxidation, with holes in this layer are completely surrounded by oxide. Within the semiconductor material, the oxide 50 is confined by a thin, highly doped p-type zone 54, which contacts the outside of the insulating template 50 and forms a gate zone. The shortest distance between zone 54 and the p-n junction 5 is 2.5/im. In addition, on the surface and contacts there is a highly doped n-type layer 52 of polycrystalline silicon, located between the recessed parts of the oxide pattern 50f, with a semiconductive surface at the surface zones 53 is obtained by diffusion from layer 52. On layer 52 there is a metal layer 51, while area 2 is in contact with a highly doped contact layer 55 and a metal layer 56. The source, drain and gate connections are marked schematically by S, D and G. In the working state, a voltage is applied to the drain D, which is positive relative to the source S. At the gate. G there is a voltage that is at least so negative with respect to the drain that the depletion zone extends to the p-n junction 5 between areas 1 and 2 up to the surface, so that area 1 is completely depleted. The flow of electrons that move from the source to the drain is basically not inhibited by the depleted area 1. The potential distribution within the depleted area 1 can be changed by changing the voltage at the gate, and, for example, the potential threshold can be formed in such a way that the flow of electrons from the source to drain through depleted area 1 can be controlled. Because region 1 is completely depleted at lower voltage. than the breakdown voltage of the p-n junction 6, so you can get a vertical field-effect transistor with a very high voltage V, because, as a result of the principle described above, the voltage at which the breakdown occurs between areas 1 and 2 can be very high. Shown in Fig. 6, a semiconductor device can be manufactured in the following way. The starting material is n-type substrate 2, having a p-type epitaxial layer with the above-mentioned dopings and thicknesses. The island isolation zone 3 is produced by known diffusion methods, for example by phosphorus diffusion. At the same time, a highly doped n-type contact layer 55 is dispersed on the underside. Then an antioxidant mask is applied and, at the same time, an implantation mask which contains silicon nitride and which will be referred to below as the nitride mask, this mask having the form of a square frame composed of masking strips 4 µm wide, spaced 1 µm apart from each other. Then boron is instilled in the amount of 1015 ions/cm2 with an energy of 60KeV. The photolacquer used to etch the mask remains and also serves as a shield against embedding. In this way, a p-type layer 54 is produced. Then the photovarnish is removed and, after annealing at 900°C for 30 minutes, an oxide pattern with a thickness of, for example, 1 μm is obtained by thermal oxidation. Technologies for producing a recessed oxide pattern by selective oxidation are described in detail in "Philips Research Reports", volume 25, 1970, pages 118-132. After removing the nitride mask8 119 597, a layer 52 of polycrystalline silicon with a thickness of 0.5 μm and doping of the type n, for example by phosphorus implantation. Heating is then carried out at 1050°C for 30 minutes in nitrogen, whereby channel areas 53 are formed by diffusion from layer 52. Aluminum metallization (51, 56, 57) then takes place by vapor deposition and masking (if necessary, after introducing an additional p-type dopant to extend the layer 54 to the extent of its contact window) and the device can be mounted in the shield. The distance L (see Fig. 6) in this example is 70 um. The one-dimensionally calculated voltage breakdown Vb of the P + P - N - (54, 1, 2) structure is approximately 688 Volts. For silicon at e = 11.7 and E = 2.5 107 Volt/cm the condition is met: Vr 2.6-102eEV < N- d < 5.1 105 eE L If region 53 is lightly doped, then current control between source and drain may also occur because the p-n junction between regions 54 and 53 creates a depletion zone in region 52 which, through a change in the gate voltage causes the cross-section of the current path through area 53 to vary. In some circumstances, both oxygen and the above-mentioned mechanism of action may play a role. The invention is not limited to field-effect transistors having a p-n junction or a Schottky junction. For example, the gate may be separated from the semiconductor surface by an insulating layer. In Fig. 7 is shown as an example a schematic cross-sectional view of a deep depletion transistor which is entirely equivalent in structure and operation to the transistor shown in Fig. 2 with the only difference that the gate depletion zone (boundary 14) is not formed by a p-n junction, but by a gate, composed of an electrode layer 60, which is separated from the semiconductor surface by an insulating layer (e.g. an oxide layer) 61. Moreover, in the device shown in Fig. 7, these can be used the same doping concentrations and dimensions and the same switching method as in the apparatus shown in Fig. 2. The above-mentioned recommended doping concentration and dimensions will be explained below with reference to Figs. 8A to E and Fig. 9. Figs. 8A to E are schematic views in the cross-section of five different possibilities of field distribution in the diode, which corresponds to the island-shaped part of the first region in the previous examples. For clarity, only half of the diode is shown, it is assumed that this diode is rotationally symmetric about the axis marked by Es. Area 1 corresponds to the island-shaped "part of the first area" in each of the previous examples, p-n junction 5 corresponds to the "first p-n junction" and p-n junction 6 corresponds to the "second p-n junction". In the drawings, area 1 is assumed to have n-type conductivity and area 2 has a p-type conductivity, however, the types of conductivity can also be reversed. The doping concentration of area 2 is the same in all Figs. 8A - 8E. If between area N"1 (through the contact area N+4) and area P" 2, a voltage is applied in the reverse direction at the p-n junctions 5 and 6, then there will be a change in the distribution of the field intensity Es along the surface along the line S, while in the vertical direction the field intensity Eb changes according to Union B. In Fig. 8A there is presented case in which the full depletion of layer 1 has not yet occurred at the breakdown voltage. A large maximum value of the field intensity Es occurs on the surface at the p-n junction 6, which, due to the high doping of the P+ 3 region, is greater than the maximum value of the field intensity Eb occurring at the p junction —n 5, looking vertically. When the critical E-field strength of approximately 2.5 105 Volts/cm for silicon is exceeded and is slightly dependent on doping, a breakdown occurs at the surface near junction 6 before the depletion zone shown by the dashed lines in Fig. 8A and marked with reference numbers 9 and 10 reaches in the vertical direction from junction 5 to the surface. Figures 8B to 8E show cases in which the doping concentration N and the thickness d of layer 1 are such that before the occurrence of surface breakdown at junction 6, layer 1 is completely depleted from junction 5 up to the surface. Outside the part of the path between areas 3 and 4, the field intensity Es along the surface is constant, while both at the surface of the p-n junction 6 and at the surface of the N+ N junction, field strength peaks are formed at the edge of area 4 (as a result of the curvature of the edge of the N junction *N). In the case shown in Fig. 8B, the peak value is highest at junction 6 and greater than the maximum Eb value at junction 5, so that breakdown will occur at this surface but at relatively higher values than in the cases of Fig. 8A, because the field strength distribution near the surface is more uniform, the maximum value will be smaller. The case shown in Fig. 8B can be obtained from the case shown in Fig. 8A, for example by reducing the thickness d of layer 1 with the same doping. Fig. 8C shows the opposite case to that shown in Fig. 8B. In this case, the peak field strength at the edge of region 4 is much higher than at the p-n junction 6. This type of case may occur, for example, when layer 1 has a very high resistivity and region 1 is depleted before the breakdown voltage occurs. In such a case, breakdown may occur at the edge of area 4 when the maximum field intensity at this edge is greater than the field intensity at the p-n junction 5. The case shown in Fig. 8D is more favorable. In this case, it is ensured that the doping concentration and the thickness of area 1 are such that the field strength peaks at the surface are essentially equal. However, near-surface breakdown will consistently occur when, as shown in Fig. 8D, the maximum field strength Eb at the p-n junction 5 is less than the maximum value at the surface, and the maximum near-surface field strength becomes smaller in this case by creating a symmetrical distribution of the field strength S at this surface than in the case of a symmetrical distribution of the field strength, as breakdown occurs at a higher voltage. Fig. 8E shows the case in which the maximum field strength at the surface and at any reverse voltage is lower than the maximum field intensity at the p-n junction 5 due to the effective selection of doping and the thickness of layer 1, and by increasing the distance L at a given doping concentration of area 2. As a result, breakdown will in this case always occur within the semiconductor body at the p-n junction 5 and not at the surface. Moreover, it should be noted that if the distance L is too small, the field strength at the surface will increase (in fact, the total voltage between areas 3 and 4 is determined by the space between the S curve and the line Es = 0) so that the breakdown at the surface occurs at a lower voltage. Based on calculations, it turned out that the most favorable breakdown voltage values are obtained in the area marked in Fig. 9 with lines A and B. In Fig. 9, a product with a doping concentration of N in atoms per cm3 and a density d in cm of the area 1 is marked graphically on the horizontal axis for silicon as a semiconductor, and the value 106 y^, where L is in cm and Vb in Volts, is marked graphically on the vertical axis. Vb is the one-dimensionally calculated value of the breakdown voltage of the p-n junction 5, i.e. the breakdown voltage of the N+N"P" structure in Fig. 8A to E, assuming that the doping concentration of regions 1 and 2 are uniform, so that the p-n junction 5 is steep that the N+4 region has an essentially negligible series resistance, and that the N+N"P" structure extends infinitely far in all directions perpendicular to the Es- axis.1 This fictitious breakdown voltage can be very simply calculated at the breakdowns mentioned. For this purpose, one should, for example, take into account the publications of S.M. Sze, Physics of Semiconductor Devices, Wiley. & Sons, New York, 1969, chapter 5. In the case when silicon is chosen as the semiconductor material, it follows that for the N d values lying between lines A and B, that is, for Vr 7.6-108V < Nxd < 1, 5-1012 L, the state shown in Fig. 8D is realized (symmetric field distribution at the surface). If the state shown in Fig. 8E is also to be realized (symmetrical field distribution at the surface, with breakdown at the p-n junction 5), then the values of L, N and d should be selected which lie on the line C L _¦ ¦ . . or close to the line in Fig. 9. For < 1.4 10 this essentially means that N d = 9 10 cm2. Vb As already mentioned, the values in Fig. 9 refer to silicon, which has a critical E field strength of about 2.5 105 Volts per cm and a dielectric constant e0 of about 11.7. In principle* for semiconductor materials having a relative dielectric constant e and a critical field intensity E between lines A and B there is 2.6 102 € EV < N d < 5.1 105 e E and for line C: N d is basically equal to 3 105 e E and in this case also 10 119 597 The values of e and E can be found in the relevant literature. For example, the critical field strength can be found in the mentioned publication of S.M. Sigh. Physics of Semiconductor Devices, Wiley & Sons, New York, 1969, page 117, Fig. 25. Based on the above description with respect to Figs. 8A to 8E and Fig. 9, those skilled in the art can select the doping and dimensions that are most favorable under the circumstances for all semiconductor structures described in the previous examples. It will not always be necessary or desirable to avoid surface breakdown in all circumstances (FIG. 9, curve C) as long as the parameters are within or lie on lines A and B of FIG. 9. The invention is not limited to those described above. . For example, semiconductor materials other than silicon, insulating layers other than silicon oxide, for example silicon nitride*aluminum oxide, and metal layers other than aluminum may be used. In each embodiment, the given types of conductivity may also be replaced by the opposite types. It should be emphasized that although in the given examples the third region 3 is always more heavily doped than the second region 2, this third region may also have the same doping concentration as the second region, creating an extension of the second region. In such cases, a lower breakdown voltage the second p-n junction 6 is caused by a strong curvature of the transition area between the first p-n junction 5 and the second p-n junction 6. Patent claims 1. Semiconductor device with a semiconductor body having a substantially flat surface, containing at least one field-effect transistor, having a source, a drain, a channel area between the source and the drain and the gate, adjacent to the channel region to influence, by means of a gate voltage applied to the gate, the depletion zone to control the flow of charge carriers between the source and the drain, said field-effect transistor including a layer-shaped first region of conductivity of the first kind, which region together with the underlying second region of conductivity of the second kind form a first p-n junction extending substantially parallel to said surface, whereby, at least in operation, a portion of the island-shaped first region is at least partially laterally bounded through a second p-n junction with an associated depletion zone formed between the first region and a third region with conductivity of the second type which is adjacent to the first region, and the second p-n junction has a breakdown voltage lower than the first p-n junction, with the part being shaped like an island the first area is adjacent to at least the gate, and between the second area and the contact area of the field-effect transistor, belonging to the source, drain and gate and forming a non-rectifying contact with a part of the island-shaped first area, a voltage is applied in the reverse direction, characterized in that the doping concentration N in the atoms /cm3 and the thickness (d) in cm of the island-shaped area satisfy the condition Vr 2.6-102eEV < N-d < 5.1 105 eE, L where e is the relative dielectric constant and E is the critical field intensity in Volts/cm , at which avalanche multiplication occurs in the semiconductor material of the first area, L is the distance in cm from the contact area to the second p-n junction, and Vb is the one-dimensionally calculated value of the breakdown voltage of the first p-n junction in Volts. 2. The device according to claim 1, characterized in that the value of N d is substantially equal to 3.0 105 e E,aLl,4- 10"5Vb. 3. The device according to claim 2, characterized in that the doping concentration in at least a part of the second region adjacent to the first area, is lower than the doping concentration of the first area. 4. The device according to claim 3, characterized in that the second area has such a thickness that at the breakdown voltage of the first p-n junction, the depletion zone overlaps the second area by a distance smaller than the thickness of this area 5. Device according to claim 4, characterized in that the first region is formed by an epitaxial layer with conductivity of the first type placed on the second region. 6. Device according to claim 5, characterized in that the island-shaped part of the first region is laterally limited in whole through the second p-n junction 11 7. The device according to claim 6, characterized in that the gate includes a semiconductor zone of the gate electrode, which forms a p-n junction with the adjacent part of the channel area. 8. The device according to claim 6, characterized in that the gate comprises a metal layer which forms a rectifying metal-semiconductor junction (Schottky junction) with the adjacent part of the channel region. 9. The device according to claim 6, characterized in that the gate comprises a conductive layer which is separated from the adjacent part of the channel area by an insulating layer. 10. The device according to claim 7 or 8 or 9, characterized in that the field effect transistor is of the side type and the source and drain, located on each side of the gate, form non-rectifying contacts with the first region, which contact region is formed by the drain. 11. The device according to claim 10, characterized in that the gateway is connected to the second area. 12. The device according to claim The method of claim 11, wherein the drain is substantially entirely surrounded by the gate and the gate is substantially entirely surrounded by the source. 13. The device according to claim 12, characterized in that a semiconductor layer with conductivity of the second type occurs in the first area, and furthermore, the source and drain contain electrode zones with conductivity of the first type, and the gate contains a zone with conductivity of the second type, and all electrode zones extend through the thickness of the semiconductor layer. down to the first area. 14. The device according to claim 12, characterized in that the source comprises an electrode zone with conductivity of the first type, which zone is not connected to an external voltage, and on the side of the source zone away from the gate there is a highly doped zone with conductivity of the second type, which extends from the surface to down to the second region and is placed so close to the source zone that the breakdown voltage between the two zones is significantly lower than the breakdown voltage of the first p-n junction, the drain and the second region being connected to a voltage source which is connected in series with the load impedance and which supplies a reverse voltage across the first p-n junction, and the gate is connected to a voltage source which supplies a variable reverse voltage between the gate and the first region, so that the island-shaped portion of the first region surrounded by the gate and the associated depletion zone may be momentarily cut off electrically from the remainder of the first area. 15. The device according to claim 7 or 8 or 9, characterized in that the field-effect transistor is of the vertical type and that the drain forms a non-rectifying contact with the second region, and the source forms a rectifying contact with the first region, and the gate contains an electrode zone with conductivity of the first type, which zone surrounds at least one part of the first region adjacent to the channel region and forms said contact region.119 597 -ik Sir v0 ACD -r&t FIG.1 \l- VG SA VD ^G T-D ^ ! *¦ 1 12 T 22 26 23 27 24 t 33 2 5 34 36 -h Lr-- 6 33 38 37 I 21 ir 26A 32 39 33 FIG.3 ~J L" u-119 597 t irr- 2 40 49 44 FIG .4 R ¥1 . . ** ** ** 42 1 ( I V fe 2lf- 1A ( / <&U: 41 7 1 I Li.Id W FI6.5 54 54 IS7 I 50 / 53 SJ 51 ov \\ \ \ \ \ M\ \\\\\ Ki -~~-^^ T -I W 55 56 5 O FIG.6 ** 11? 1 £. £. 13 U^w ¦^-'*/ ' Li 13 10 2 U ¥ ¦.-.'¦ r-- I FI6.7119 597 .10 1 es l A p* ' -^v--p- -'-- -^ -Eb 8 A 6 9 2 5 B U" , S % 2 5 rE„ 8B S 1 t=± -H 6 '».-_.' _P_"__S 2 e„ 8C K4-fe _/4 N" I ',, /*„ , 8D ¦7*- T^TT t 8E FIG.8 I 6L 10-vB 24| f- 22i -4 i ! 20- 1 »t 1- 16- 1 Hi 4 tal [¦ 104 }..I ,, i. i- -I f 4 ¦ j f I 4f- 2 + 0+ l - Nji (cm l) FIG.9 Printing Studio of the UP PRL. 100 copies. Price: PLN 100 PL PL PL

Claims (4)

1.Zastrzezenia patentowe 1. Przyrzad pólprzewodnikowy z pólprzewodnikowym korpusem majacym zasadniczo plaska powierz¬ chnie, zawierajacy przynajmniej jeden tranzystor polowy, posiadajacy zródlo, dren, obszar kanalowy pomiedzy zródlem a drenem oraz bramke, przylegla do obszaru kanalowego dla oddzialywania, za pomoca napiecia bramki przylozonego do bramki, na strefe zubozenia w celu kontrolowania przeplywu nosników ladunku po¬ miedzy zródlem a drenem, przy czym ten tranzystor polowy zawiera uksztaltowany w postaci warstwy pierwszy obszar o przewodnosci pierwszego rodzaju, który to obszar wraz z lezacym pod nim drugim obszarem o przewod¬ nosci drugiego rodzaju tworzy pierwsze zlacze p-n, rozciagajace sie zasadniczo równolegle do tej powierzchni, przez co przynajmniej w trakcie pracy czesc uksztaltowanego wysepkowo pierwszego obszaru jest przynajmniej czesciowo ograniczona bocznie poprzez drugie zlacze p-n z towarzyszaca strefa zubozenia, utworzona pomiedzy pierwszym obszarem a trzecim obszarem o przewodnosci drugiego rodzaju, który przylega do pierwszego obszaru, zas durgie zlacze p—n ma napiecie przebicia nizsze niz pierwsze zlacze p-n, przy czym do czesci uksztaltowane¬ go wysepkowo pierwszego obszaru przylega przynajmniej bramka, zas pomiedzy drugim obszarem a obszarem kontaktowym tranzystora polowego, przynalezacego do zródla, drenu i bramki i tworzacym nieprostujacy styk z czescia uksztaltowanego wysepkowo pierwszego obszaru, jest przylozone napiecie w kierunku wstecznym, znamienny t y m, ze stezenie domieszkowania N w atomach/cm3 i grubosc (d) w cm czesci uksztaltowa¬ nego wysepkowo obszaru spelniaja warunek Vr 2,6-102eEV < N-d < 5,1 • 105 eE, L gdzie e stanowi wzgledna stalo dielektryczna, zas E jest krytycznym natezeniem pola w Voltach/cm, przy którym w materiale pólprzewodnikowym pierwszego obszaru wystepuje lawinowe zwielokrotnienie, L stanowi odleglosc w cm od obszaru kontaktowego az do drugiego zlacza p-n, a Vb jest obliczona jednowymiarowo wartoscia napiecia przebicia pierwszego zlacza p-n w Voltach.1. Patent claims 1. A semiconductor device with a semiconductor body having a substantially planar surface, including at least one field-effect transistor, having a source, a drain, a channel region between the source and the drain, and a gate adjacent the channel region for interaction by means of a gate voltage applied to the gate, onto the depletion zone in order to control the flow of charge carriers between the source and the drain, said field-effect transistor including a first region of conductivity of the first type formed in a layer, which region together with an underlying second region of conductivity of the second type forms a first p-n junction extending substantially parallel to said surface so that, at least in operation, a portion of the island-shaped first region is at least partially laterally bounded by the second p-n junction with an associated depletion zone formed between the first region and a third region having the conductivity of the second type that is adjacent to the first region, and the second p-n junction has a breakdown voltage lower than the first p-n junction, and at least a gate is adjacent to the island-shaped part of the first region, and between the second region and the contact region of the field-effect transistor belonging to the source , drain and gate and forming a non-rectifying contact with a part of the island-shaped first region, a voltage is applied in the reverse direction, characterized in that the N doping concentration in atoms/cm3 and the thickness (d) in cm of the island-shaped part of the region satisfy the condition Vr 2 ,6-102eEV < N-d < 5.1 • 105 eE, L where e is the relative dielectric constant, and E is the critical field intensity in Volts/cm at which avalanche multiplication occurs in the semiconductor material of the first region, L is the distance in cm from contact area up to the second p-n junction, and Vb is the one-dimensionally calculated value of the breakdown voltage of the first p-n junction in Volts. 2. Przyrzad wedlug zastrz. 1, znamienny tym, ze wartosc N • d jest zasadniczo równa 3,0 • 105 e E,aLl,4- 10"5Vb.2. The device according to claim 1, characterized in that the value of N • d is substantially equal to 3.0 • 105 e E,aLl,4- 10"5Vb. 3. Przyrzad wedlug zastrz. 2, znamienny tym, ze stezenie domieszkowania w przynajmniej czesci drugiego obszaru, przyleglego do pierwszego obszaru, jest nizsze niz stezenie domieszkowania pierwszego obszaru.4. Przyrzad wedlug zastrz. 3, znamienny tym, ze drugi obszar ma taka grubosc, ze przy napieciu przebicia pierwszego zlacza p—n strefa zubozenia zachodzi w drugi obszar na odleglosc mniejsza niz grubosc tego obszaru.5. Przyrzad wedlug zastrz. 4, znamienny tym, ze pierwszy obszarjest utworzony przez warstwe epitaksjalna o przewodnosci pierwszego rodzaju, umieszczona na drugim obszarze.6. Przyrzad wedlug zastrz. 5, znamienny tym, ze uksztaltowana wysepkowo czesc pierwszego obszaru jest ograniczona bocznie w calosci przez drugie zlacze p-n.119597 117. Przyrzad wedlug zastrz. 6, znamienny tym, ze bramka zawiera pólprzewodnikowa strefe elektrody bramki, która tworzy zlacze p-n z sasiadujaca czescia obszaru kanalowego.8. Przyrzad wedlug zastrz. 6, znamienny tym, ze bramka zawiera metalowa warstwe, która tworzy prostujace zlacze metal pólprzewodnik (zlacze Schottky'ego) z sasiadujaca czescia obszaru kanalo¬ wego.9. Przyrzad wedlug zastrz. 6, znamienny tym, ze bramka zawiera warstwe przewodzaca, która jest oddzielona od sasiadujacej czesci obszaru kanalowego za pomoca warstwy izolujacej.10. Przyrzad wedlug zastrz. 7 lub 8 lub 9, znamienny tym, ze tranzystor polowy jest typu boczne¬ go, a zródlo i dren, znajdujace sie po kazdej stronie bramki, tworza nieprostujace styki z pierwszym obszarem, który to obszar kontaktowy jest utworzony przez dren.11. Przyrzad wedlug zastrz. 10, znamienny tym, ze bramka jest podlaczona do drugiego obszaru.12. Przyrzad wedlug zastrz. 11, znamienny tym, ze dren jest otoczony zasadniczo calkowicie przez bramke, a bramka jest otoczona zasadniczo calkowicie przez zródlo.13. Przyrzad wedlug zastrz. 12, znamienny t y m, ze warstwa pólprzewodnikowa o przewodnosci drugiego rodzaju wystepuje na pierwszym obszarze, a ponadto zródlo i dren zawieraja strefy elektrodowe o prze¬ wodnosci pierwszego rodzaju, a bramka zawiera strefe o przewodnosci drugiego rodzaju, zas wszystkie strefy elektrodowe siegaja poprzez grubosc warstwy pólprzewodnikowej w dól do pierwszego obszaru.14. Przyrzad wedlug zastrz. 12, znamienny t y m, ze zródlo zawiera strefe elektrodowa o prze¬ wodnosci pierwszego rodzaju, która to strefa nie jest podlaczona do napiecia zewnetrznego, zas z boku strefy zródla z dala od bramki wystepuje wysoce domieszkowana strefa o przewodnosci drugiego rodzaju, która siega od powierzchni w dól do drugiego obszaru i jest umieszczona tak blisko strefy zródla, ze napiecie przebicia pomiedzy tymi dwiema strefami jest znacznie nizsze niz napiecie przebicia pierwszego zlacza p-n, przy czym dren i drugi obszar sa podlaczone do zródla napiecia, które jest podlaczone w szereg z impedancja obciazeniowa i które dostarcza napiecie wsteczne w poprzek pierwszego zlacza p-n, zas bramka jest podlaczona do zródla napiecia, które dostarcza zmienne napiecie wsteczne pomiedzy bramka a pierwszym obszarem, tak ze uksztalto¬ wana wysepkowo czesc pierwszego obszaru otoczonego bramka i towarzyszaca strefa zubozenia moga byc chwi¬ lowo odcinane elektrycznie od pozostalej czesci pierwszego obszaru.15. Przyrzad wedlug zastrz. 7 lub 8 lub 9, zn amien-ny tym, ze tranzystor polowy jest typu pionowego oraz ze dren tworzy nieprostujacy styk z drugim obszarem, a zródlo tworzy styk prostujacy z pierw¬ szym obszarem, przy czym bramka zawiera strefe elektrodowa o przewodnosci pierwszego rodzaju, która to strefa otacza przynajmniej jedna czesc pierwszego obszaru, towarzyszacego obszarowi kanalowemu, i tworzy wspomniany obszar kontaktowy.119 597 -ik Sir v0 ACD -r&t FIG.1 \l- VG SA VD ^G T-D ^ ! *¦ 1 12 T 22 26 23 27 24 t 33 2 5 34 36 -h Lr-- 6 33 38 37 I 21 ir 26A 32 39 33 FIG.3 ~J L" u-119 597 t irr- 2 40 49 44 FIG.3. The device according to claim 2, characterized in that the doping concentration in at least a portion of the second region adjacent to the first region is lower than the doping concentration of the first region.4. The device according to claim 3, characterized in that the second region has such a thickness that at the breakdown voltage of the first p-n junction, the depletion zone overlaps the second region by a distance smaller than the thickness of this region.5. The device according to claim 4, characterized in that the first region is formed by an epitaxial layer with conductivity of the first type placed on the second region. 6. The device according to claim 5, characterized in that the island-shaped part of the first area is laterally limited entirely by the second joint p-n.119597 117. The device according to claim 5. 6, characterized in that the gate includes a semiconductor gate electrode zone which forms a p-n junction with an adjacent part of the channel region.8. The device according to claim 6, characterized in that the gate comprises a metal layer which forms a rectifying metal-semiconductor junction (Schottky junction) with the adjacent part of the channel region. 9. The device according to claim 6, characterized in that the gate comprises a conductive layer which is separated from the adjacent part of the channel area by an insulating layer.10. The device according to claim 7 or 8 or 9, characterized in that the field effect transistor is of the side type and the source and drain, located on each side of the gate, form non-rectifying contacts with the first region, which contact region is formed by the drain.11. The device according to claim 10, characterized in that the gateway is connected to the second area.12. The device according to claim 11, characterized in that the drain is substantially completely surrounded by the gate and the gate is substantially completely surrounded by the source.13. The device according to claim 12, characterized in that a semiconductor layer with conductivity of the second type occurs in the first area, and furthermore, the source and drain contain electrode zones with conductivity of the first type, and the gate contains a zone with conductivity of the second type, and all electrode zones extend through the thickness of the semiconductor layer. down to the first area.14. The device according to claim 12, characterized in that the source comprises an electrode zone with conductivity of the first type, which zone is not connected to an external voltage, and on the side of the source zone away from the gate there is a highly doped zone with conductivity of the second type, which extends from the surface to down to the second region and is placed so close to the source zone that the breakdown voltage between the two zones is significantly lower than the breakdown voltage of the first p-n junction, the drain and the second region being connected to a voltage source which is connected in series with the load impedance and which supplies a reverse voltage across the first p-n junction, and the gate is connected to a voltage source which supplies a variable reverse voltage between the gate and the first region, so that the island-shaped portion of the first region surrounded by the gate and the associated depletion zone may be momentarily cut off electrically from the remainder of the first area.15. The device according to claim 7 or 8 or 9, characterized in that the field-effect transistor is of the vertical type and that the drain forms a non-rectifying contact with the second region, and the source forms a rectifying contact with the first region, and the gate contains an electrode zone with conductivity of the first type, which zone surrounds at least one part of the first region adjacent to the channel region and forms said contact region.119 597 -ik Sir v0 ACD -r&t FIG.1 \l- VG SA VD ^G T-D ^ ! *¦ 1 12 T 22 26 23 27 24 t 33 2 5 34 36 -h Lr-- 6 33 38 37 I 21 ir 26A 32 39 33 FIG.3 ~J L" u-119 597 t irr- 2 40 49 44 FIG . 4.R ¥1 . . PL PL PL4.R ¥1 . . PL PL PL
PL1979217279D 1978-07-24 1979-07-20 Semiconductor device PL119597B1 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
NLAANVRAGE7807835,A NL184552C (en) 1978-07-24 1978-07-24 SEMICONDUCTOR FOR HIGH VOLTAGES.

Publications (1)

Publication Number Publication Date
PL119597B1 true PL119597B1 (en) 1982-01-30

Family

ID=19831291

Family Applications (2)

Application Number Title Priority Date Filing Date
PL21727979A PL217279A1 (en) 1978-07-24 1979-07-20
PL1979217279D PL119597B1 (en) 1978-07-24 1979-07-20 Semiconductor device

Family Applications Before (1)

Application Number Title Priority Date Filing Date
PL21727979A PL217279A1 (en) 1978-07-24 1979-07-20

Country Status (15)

Country Link
JP (1) JPS5924550B2 (en)
AT (1) AT382042B (en)
AU (1) AU521670B2 (en)
BE (1) BE877850A (en)
BR (1) BR7904692A (en)
CA (1) CA1134055A (en)
CH (1) CH648693A5 (en)
DE (2) DE2927662C2 (en)
ES (1) ES482691A1 (en)
FR (1) FR2434487A1 (en)
GB (1) GB2026240B (en)
IT (1) IT1122226B (en)
NL (1) NL184552C (en)
PL (2) PL217279A1 (en)
SE (1) SE437094B (en)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2070858B (en) * 1980-03-03 1985-02-06 Raytheon Co Shallow channel field effect transistor
US4523368A (en) * 1980-03-03 1985-06-18 Raytheon Company Semiconductor devices and manufacturing methods
US4300150A (en) * 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
NL187415C (en) * 1980-09-08 1991-09-16 Philips Nv SEMICONDUCTOR DEVICE WITH REDUCED SURFACE FIELD STRENGTH.
US4485392A (en) * 1981-12-28 1984-11-27 North American Philips Corporation Lateral junction field effect transistor device
GB2133621B (en) * 1983-01-11 1987-02-04 Emi Ltd Junction field effect transistor
NL8304256A (en) * 1983-12-09 1985-07-01 Philips Nv SEMICONDUCTOR DEVICE.

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL161621C (en) * 1968-10-16 1980-02-15 Philips Nv SEMICONDUCTOR DEVICE WITH FIELD EFFECT TRANSISTOR.
JPS4932028B1 (en) * 1969-06-24 1974-08-27
US3814992A (en) * 1972-06-22 1974-06-04 Ibm High performance fet
US4037245A (en) 1975-11-28 1977-07-19 General Electric Company Electric field controlled diode with a current controlling surface grid

Also Published As

Publication number Publication date
FR2434487B1 (en) 1984-06-29
NL184552C (en) 1989-08-16
NL7807835A (en) 1980-01-28
JPS5924550B2 (en) 1984-06-09
SE437094B (en) 1985-02-04
DE2927662A1 (en) 1980-02-07
DE2954286C2 (en) 1986-04-17
FR2434487A1 (en) 1980-03-21
DE2927662C2 (en) 1984-01-12
BR7904692A (en) 1980-04-15
ATA509379A (en) 1986-05-15
GB2026240B (en) 1982-12-01
IT1122226B (en) 1986-04-23
NL184552B (en) 1989-03-16
CH648693A5 (en) 1985-03-29
IT7924514A0 (en) 1979-07-20
AT382042B (en) 1986-12-29
CA1134055A (en) 1982-10-19
BE877850A (en) 1980-01-23
SE7906289L (en) 1980-01-25
ES482691A1 (en) 1980-03-01
GB2026240A (en) 1980-01-30
PL217279A1 (en) 1980-08-11
JPS5518098A (en) 1980-02-07
AU4906179A (en) 1980-01-31
AU521670B2 (en) 1982-04-22

Similar Documents

Publication Publication Date Title
EP3451388B1 (en) Trench mos-type schottky diode
US5804864A (en) High withstand voltage semiconductor device and manufacturing method thereof
US4292642A (en) Semiconductor device
US7485895B2 (en) Silicon carbide semiconductor device
JP6367760B2 (en) Insulated gate type switching device and manufacturing method thereof
US6764889B2 (en) Methods of forming vertical mosfets having trench-based gate electrodes within deeper trench-based source electrodes
KR100256903B1 (en) Field effect transistor
US4941026A (en) Semiconductor devices exhibiting minimum on-resistance
US4786952A (en) High voltage depletion mode MOS power field effect transistor
US6689662B2 (en) Method of forming a high voltage power MOSFET having low on-resistance
US6251716B1 (en) JFET structure and manufacture method for low on-resistance and low voltage application
CA1081368A (en) Field effect transistor with a short channel length
US9698217B1 (en) Semiconductor device
US4037245A (en) Electric field controlled diode with a current controlling surface grid
JP6715567B2 (en) Semiconductor device
JPH0330310B2 (en)
JPH0738097A (en) Semiconductor device with mos transistor with drain region extended for high voltage
JP2004335990A (en) Mis type semiconductor device
US20070278573A1 (en) High-Voltage Pmos Transistor
US6198129B1 (en) Vertical type insulated gate transistor
KR20180097510A (en) A source-gate region structure in a vertical power semiconductor device
JP2016025177A (en) Switching element
KR100256387B1 (en) A lateral insulated gate field effect semiconductor device
PL119597B1 (en) Semiconductor device
JP2001127285A (en) Vertical field-effect transistor