Przedmiotem wynalazku jest uklad umozliwia¬ jacy prace dwóch lub wiekszej liczby mikropro¬ cesorów zastosowanych w komputerze o konstruk¬ cji wieloprocesorowej, ze wspólna pamiecia opera¬ cyjna.Znane sa systemy pracy kilku komputerów ze wspólna pamiecia, które umozliwiaja wymiane in¬ formacji pomiedzy komputerami za posrednictwem wspomnianej pamieci. Takim systemem jest roz- wiazainie znane z patentu PRL nr 81689, gdzie kazdy komputer jest wyposazony w indywidualny zegar zaopatrzony w uklad synchronizacji, który umozliwia bezawaryjna prace ze wspólna pamie¬ cia. Takie rozwiazanie jest trudne do zrealizowa¬ nia w przypadku zastosowania standardowych ze¬ spolów generatora przeznaczonego do sterowania okreslonym typem mikroprocesora, a ponadto ze wzgledu na znaczny koszt wykonania wielu ukla¬ dów synchronizacji, jest nieekonomiczne. Znany jest równiez system, w któryim kazdy procesor jest zaopatrzony w indywidualny zegar, zas pra¬ ca z pamiecia operacyjna odbywa sie poprzez specjalny uklad kontroli zaopatrzony w uklady buforowe przeznaczone do przechowywania in¬ formacji w przypadku, gdy pamiec jest zajeta.Uklad kontroli okresla kolejnosc dostepu do pa¬ mieci w przypadku jednoczesnego zgloszenia sie kilku procesorów.Przykladem takiego rozwiazania moze byc pa¬ tent USA nr 3 715 729 z tym, ze uklad w nim przed- 10 15 25 30 stawiony posiada dodatkowo zegar sterujacy pra¬ ca pamieci operacyjnej, wyzwalany sygnalem z ukladu kontroli. Innym stosowanym rozwiazaniem, znanym z patentu USA nr 3 735 360, jest system pracy kilku procesorów ze wspólna pamiecia ope¬ racyjna poprzez specjalne, indywidualne bufory pa¬ mieciowe, zaopatrzone w uklady kontroli powia¬ zane miedzy soba, umozliwiajace korzystanie ze wspólnej pamieci operacyjnej. Zasadnicza wada opisanych systemów jest znaczne ich rozbudowa¬ nie, co wplywa na zwiekszenie kosztów wytwa¬ rzania, a ponadto zmniejsza zakres stosowania.Istote wynalazku stanowi uklad wieloproceso¬ rowej organizacji komputera, w którym zostala zastosowana wspólna pamiec operacyjna. Wspom¬ niany uklad zostal wyposazony w jeden zegar tak¬ tujacy oraz odpowiednia liczbe ukladów opóznia¬ jacych polaczonych szeregowo. Kazdy mikropro¬ cesor otrzymuje z zegara impulsy opóznione przez jeden uklad opózniajacy w stosunku do poprzed¬ niego mikroprocesora. Ponadto wspomniany uklad jest wyposazony w specjalny uklad kontroli, któ¬ rego zadaniem jest przelaczenie szyny danych i szyny adresowej odpowiedniego mikroprocesora, na szyne danych i szyne adresowa pamieci ope¬ racyjnej w przypadku korzystania tego mikro¬ procesora z pamieci. Zadaniem ukladu kontroli jest równiez uniemozliwienie skorzystania z pa¬ mieci jednoczesnie dwu lub wiekszej liczbie mi¬ kroprocesorów, poprzez podanie na odpowiednie 119 4293 119 429 4 mikroprocesory sygnalu „stop" wstrzymujacego ich prace. Taki uklad, dzieki prostocie rozwiaza¬ nia zapewnia bezawaryjna prace systemu oraz niskie koszty produkcji.Przedmiot wynalazku, w zastosowaniu do sys¬ temu mikroprocesorowego INTEL 8080, zostal po¬ kazany w przykladzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy uk¬ ladu, a fig. £ — przebiegi czasowe impulsów ze¬ garowych podawanych na poszczególne mikropro- eesory, Poszczególne mikroprocesory lt, 12, ..., 1N posia¬ daja wspólny zegar taktujacy 2, przy czym mikro¬ procesor 12 otrzymuje sygnaly zegarowe opóznione w ukla^ie^^óiiiiojiym 3j, w stosunku do mikropro¬ cesora ijfctBoilobnie ^Jiny mikroprocesor 1N otrzy¬ muje sygnaly opóznione w ukladzie opózniajacym 3(NJi) w stosunku do mikroprocesora l(N-i)- Warun- Juem poprawnego dzialania ukladu jest zastoso¬ wanie- t€^ie4-niaksyrna|nej liczby mikroprocesorów li, h —» *nj aby suma opóznien sygnalów zegaro¬ wych w ukladach opózniajacych 3lf ..., 3^N_t), byla mniejsza od czasu trwania impulsu zegarowego czególnych mikroprocesorów li, 12, ..., In sa pola¬ czone przez uklad przelaczajacy 4 z szyna adre¬ sowa i szyna danych pamieci operacyjnej 5, Ele¬ mentem zapewniajacym prawidlowe dzialanie uk^- ladu wedlug wynalazlku jest uklad kontroli 6, do którgo sa podlaczone szyny danych i sygnaly ze¬ garowe poszczególnych mikroprocesorów lj, 12, . . 1N. Z ukladu kontroli 6 sa wyprowadzone sygnaly sterujace przelaczanie ukladu przelaczajacego 4 oraz sygnaly „stop" do poszczególnych mikropro¬ cesorów li, 1^, ..., 1N.Uklakl kontroli 6 analizuje informacje pojawia¬ jace sie na szynach danych poszczególnych mikro¬ procesorów li, la, ..., 1N i w przypadku stwier¬ dzenia zadania dostepu do pamieci operacyjnej 5 przez jeden z mikroprocesorów, poprzez wyslanie sygnalu sterujacego powoduje polaczenie w prze¬ lacznicy 4 szyny adresowej i szyny danych wspom¬ nianego mikroprocesora, oraz pamieci operacyjnej 5, do chwali pobrania lufo przeslania jednego slowa. W przypadku gdy pamiec operacyjna 5 jest zajeta przez jeden z mikroprocesorów, fil W tym czasie zglosi zadanie dostepu inny mikroprocesor, uklad kontroli 6 wysyla do niego sygnal „stop", powodujacy wstrzymanie dzialania zglaszajacego sie mikroprocesora do czasu zwolnienia dostepu do pamieci 5. W przypadku zgloszenia sie jedno¬ czesnie wiekszej liczby mikroprocesorów przy za¬ jetej pamieci operacyjnej 5, uklad kontroli 6 wy¬ syla sygnal „stop" do wspomnianych mikroproce¬ sorów, ai nastepnie po zwoMendiu dostepu do pa¬ mieci 5, moze obslugiwac zgloszenia mikroproce¬ sorów wedlug kolejnosci zgloszen, priorytetu lub zaszeregowania w ukladach opózniajacych 3i, ..., 3(n-d, zdejmujac sygnal „stop" z odpowiedniego mikroprocesora. Poszczególne uklady opózniajace 3i, ..., 3 przy czym kazdy uklad opózniajacy 3A, ..., 3(N_t) powinien zapewniac jednakowy cza® opóznienlia dla impulsów zegarowych Zastrzezenie patentowe Uklad umozliwiajacy prace dwóch lub wiekszej 25 liczby mikroprocesorów ze wspólna pamiecia ope¬ racyjna, wyposazony w uklad przelaczajacy, zna¬ mienny tym, ze posiada jeden zegar taktujacy (2) oraz odpowiednia liczbe ukladów opózniajacych (3l5 ..., 3(N_i) polaczonych szeregowo, przy czym 3Q kazdy z mikroprocesorów (li, 12, ..., In) otrzymuje z zegara (2) impulsy opóznione przez jeden odpo¬ wiedni uklad opózniajacy (3i, ..., 3(N_d) w stosunku do poprzedniego mikroprocesora, a ponadto wspo¬ mniany uklad jest wyposazony w specjalny uk- 35 lad kontroli 6 majacy za zadanie przelaczenie szyny danych i szyny adresowej jednego z mik¬ roprocesorów (li, 12, ..., 1N) na szyne danych i szy¬ ne adresowa pamieci operacyjnej (5) w przypadku korzystania wspomnianego mikroprocesora z pa- 40 mieci (5), oraz uniemozliwienie skorzystania z pa¬ mieci operacyjnej (5) jednoczesnie dwu lub wiek¬ szej liczbie mikroprocesorów (la, 12, ...,1N), poprzez podanie na odpowiednie mikroprocesory sygnalu „stop" wstrzymujacego ich prace. 10 15 20 25 30 35119 429 \h-M STOP » LLi FIG 4 4»2J( - f V JtL_ _JtL_ "V f FI62 PL