PL102495B1 - A system for stroboscopic scanning of a decoder - Google Patents
A system for stroboscopic scanning of a decoder Download PDFInfo
- Publication number
- PL102495B1 PL102495B1 PL18129975A PL18129975A PL102495B1 PL 102495 B1 PL102495 B1 PL 102495B1 PL 18129975 A PL18129975 A PL 18129975A PL 18129975 A PL18129975 A PL 18129975A PL 102495 B1 PL102495 B1 PL 102495B1
- Authority
- PL
- Poland
- Prior art keywords
- strobe
- decryptor
- gates
- inputs
- logical
- Prior art date
Links
- 239000002131 composite material Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
Landscapes
- Facsimile Transmission Control (AREA)
Description
Przedmiotem wynalazku jest uklad strobowania de¬
szyfratora, znajdujacy zastosowanie w ukladach logicz¬
nych, wymagajacych czasowego odciecia ukladu zada¬
jacego kod od ukladu deszyfrujacego.
Znany jest uklad do deszyfracji kodów, np. kodu dwój¬
kowego na kod „jeden z n", wymagajacy strobowania,
to znaczy wyróznienia stanu „zero z n", który jest zlozony
z licznika dwójkowego i deszyfratora zbudowanego z
funktorów iloczynu logicznego, majacych dodatkowe
wejscie strobujace, na które jest doprowadzany sygnal,
powodujacy odciecie deszyfratora od ukladu zadajacego
kod, co jest równoznaczne z brakiem wyboru zadnego ze
ze stanów, to jest ,5zero z n". Taki uklad jest korzystny
jedynie w przypadku deszyfracji kilku zaledwie stanów,
np. 4, 6, lub 8.
Chcac deszyfrowac 10, czy 16 stanów z czterobitowego
ukladu zadajacego, poslugujac sie czterowejsciowymi
bramkami, nie ma sie mozliwosci zastosowania opisa¬
nego ukladu, gdyz wszystkie cztery wejscia bramek sa
wykorzystane do sygnalów deszyfrowanych, zas bramek
z piecioma wejsciami nie produkuje sie. Trzeba wówczas
stosowac bramki osmiowejsciowe, lub budowac inny uklad
np. z dodatkowymi bramkami na wyjsciu deszyfratora.
Prowadzi to jednak do rozbudowania urzadzenia, a zatem
do obnizenia jego niezawodnosci i stwarza trudnosci w
realizacji miniaturyzacji urzadzen oraz zmniejsza szybkosc
dzialania calego ukladu. Dla przykladu deszyfrator stanu
jeden z szesnastu, ze strobowaniem, musi zawierac o sie¬
dem elementów scalonych wiecej, skladajacych sie z czte¬
rech dwuwejsciowych zanegowanych funktorów iloczynu
logicznego, niz zawiera deszyfrator bez strobowania. W
tym przypadku taki deszyfrator jest utworzony z osmiu
elementów scalonych. Zatem strobowanie w znanym ukla¬
dzie prowadzi niemal do podwójnego zuzycia elementów
scalonych.
Przedmiotem wynalazku jest uklad strobowania deszy¬
fratora wspólpracujacego z ukladem zadajacym kod dwój¬
kowy, o wyjsciach polaczonych z wejsciami deszyfratora,
zbudowanego z funktorów iloczynu logicznego, zwanych
dalej bramkami. Istote wynalazku stanowi to, ze uklad
strobowania zbudowany jest z co najmniej dwóch dwu¬
wejsciowych bramek, których pierwsze wejscia sa ze so¬
ba polaczone i dolaczane do zródla strobujacego sygnalu,
zas drugie wejscia sa polaczone z dowolna binada ukladu
zadajacego kod, jednej z wyjsciem prostym binady, dru¬
giej z zanegowanym wyjsciem tej binady, natomiast wyjs¬
cia bramek sa polaczone kazde z odpowiadajacymi tej
binadzie wejsciami deszyfratora.
Uklad strobowania deszyfratora, zgodny z wynalazkiem,
umozliwia realizacje deszyfratora ze strobowaniem dla
dowolnej ilosci stanów, np. jeden z osmiu, jeden z dzie¬
sieciu, jeden z szesnastu, jeden z trzydziestu dwóch itp.,
przy zastosowaniu dodatkowo tylko jednego elementu
scalonego, zawierajacego co najmniej dwie bramki. Taki
uklad jest zarazem ukladem prostym i niezawodnym.
Przedmiot wynalazku jest przedstawiony w przy¬
kladzie wykonania na rysunku, na którym fig. 1 przedsta¬
wia schemat logiczny ukladu strobowania deszyfratora
stanu jeden z szesnastu do zera, zas fig. 2 tabele, zwana
tabela prawdy, ilustrujaca stany deszyfrowane przy stro-
102 495102 495
bowaniu z zastosowaniem ukladu zgodnegozwynalazkiem.
Przykladowy uklad strobowania deszyfratora stanu
jeden z szesnastu do zera jest zbudowany nastepujaco.
Ukladem zadajacym kod jest dwójkowy licznik L, któ¬
rego kazde wyjscie, proste i zanegowane, jest polaczone
z odrebnym wejsciem deszyfratora D, zbudowanego z
czterowejsciowych bramek, który ma szesnascie wyjsc,
oznaczonych od zera do pietnastu. Pomiedzy binade
2~2° licznika L a odpowiadajace jej dwa wejscia deszy¬
fratora D, jest wlaczony uklad S strobowania tego deszy-
szyfratora D. Uklad S strobowania sklada sie z czterech
zanegowanych bramek. Pierwsze wejscia dwóch zane¬
gowanych bramek sa ze soba polaczone oraz sa polaczone
ze zródlem strobujacego sygnalu STROB. Drugie wejscia
zanegowanych bramek sa nastepujaco polaczone: jed¬
nej bramki z prostym wyjsciem 2° binady 2°2°, drugiej
bramki z zanegowanym wyjsciem 2° tej binady 2°2°
Wyjscia tych bramek sa polaczone kazde poprzez zane¬
gowana bramke z odpowiadajacym wyjsciu binady 2°2°
wejsciem deszyfratora D.
W przypadku podania strobujacego sygnalu STROB
w postaci zera logicznego nastepuje wygenerowanie ta¬
kiego stanu na wejscie deszyfratora D, który nie wyste¬
puje w konfiguracji stanów dowolnej ilosci bitów slowa
binarnego, gdyz na wyjsciu kazdej binady licznika L ist¬
nieje zawsze stan: zero logiczne — jedynka logiczna, lub
odwrotnie, nigdy zas: zero logiczne — zero logiczne lub
jedynka logiczna — jedynka logiczna. Wywolanie sztucz¬
ne na wyjsciu tylko jednej, dowolnej binady licznika L
stanu: zero logiczne — zero logiczne, co ma miejsce przy
podaniu jako strobujacego sygnalu STROB zera logiez-
nego, jest wiec równoznaczne z odlaczeniem licznika L,.
czyli zadaniem stanu „zero z n" ha wyjscie deszyfra¬
tora D.
Slusznosc powyzszego ilustruje tzw. tabelka prawdy
ukladu deszyfracji, w którym zastosowano uklad strobo¬
wania zgodny z wynalazkiem. W czesci A tabeli podano
dla kazdego stanu licznika L poziomy logiczne na wyj¬
sciach prostych i zanegowanych binad: 2°^°, przy po¬
dawaniu sygnalu STROB równego jedynce logicznej,
zas w czesci B tabeli podano, dla dowolnego stanu K,
przy dowolnych poziomach logicznych X„ na binadach:
2121, 2222, 2323 nie istniejacy normalnie stan pierwszej,
binady 2°2°, odpowiadajacy: zero logiczne — zero lo¬
giczne, przy podawaniu sygnalu STROB równego zeru
logicznemu.
| STAN
1 o
i 1
2
STAN
K
Z3
1
1
1
0
X
W3
0
0
0
1
X
22
1
1
1
0
X
22
0
0
0
1
X
21
1
1
0
0
X
2T
0
0
1
H
X
2°
1
0
1
0
0
2^
0
1
0
Fig2
Claims (1)
1. Zastrzezenie patentowe Uklad strobowania deszyfratora wspólpracujacego z ukladem zadajacym kod dwójkowy, o wyjsciach pola¬ czonych z wejsciami deszyfratora, zbudowanego z fun- ktorów iloczynu logicznego zwanych dalej bramkami,, znamienny tym, ze zbudowany jest z co najmniej dwóch dwuwejsciowych bramek, których pierwsze wejscia sa. ze soba polaczone i dolaczane do zródia strobujacego sy¬ gnalu (STROB), zas drugie wejscia sa polaczone z do¬ wolna binada (2°2°) ukladu (L) zadajacego kod, jednej z prostym wyjsciem (2°) binady (2°2°), drugiej z zanego¬ wanym wyjsciem (2°), natomiast wyjscie bramek sa po¬ laczone"kazde z odpowiadajacymi tej] binadzie (2°2°) wej¬ sciami deszyfratora (D). 15 tttt 2* 23' Z2 2' 21 2' oSK* Figi.102 495 L [a STROB X 1 B STROB 0*
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL18129975A PL102495B1 (pl) | 1975-06-17 | 1975-06-17 | A system for stroboscopic scanning of a decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL18129975A PL102495B1 (pl) | 1975-06-17 | 1975-06-17 | A system for stroboscopic scanning of a decoder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| PL102495B1 true PL102495B1 (pl) | 1979-03-31 |
Family
ID=19972581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL18129975A PL102495B1 (pl) | 1975-06-17 | 1975-06-17 | A system for stroboscopic scanning of a decoder |
Country Status (1)
| Country | Link |
|---|---|
| PL (1) | PL102495B1 (pl) |
-
1975
- 1975-06-17 PL PL18129975A patent/PL102495B1/pl unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4635261A (en) | On chip test system for configurable gate arrays | |
| IE57175B1 (en) | Circuit arrangement for use in an integrated circuit having built in self-test design | |
| EP0498534B1 (en) | Artificial random-number pattern generating circuit | |
| US4937845A (en) | Fast library element gray code generators without feedback and feedforward networks | |
| PL102495B1 (pl) | A system for stroboscopic scanning of a decoder | |
| DE69211741T2 (de) | Prüfsignalausgangsschaltung für LSI | |
| KR0147197B1 (ko) | 다수채널의 펄스폭 변조회로 | |
| KR920017361A (ko) | Ic 시험장치의 논리비교회로 | |
| US3992612A (en) | Rate multiplier | |
| US4931971A (en) | Partial decode shifter/rotator | |
| US5321641A (en) | Pseudo random pattern generation circuit | |
| US6031887A (en) | High-speed binary synchronous counter | |
| JP3083738B2 (ja) | バイナリ選択エンコーダ | |
| US4525787A (en) | Program automaton for weaving machines | |
| SU1517017A1 (ru) | Устройство дл вычислени симметрических булевых функций | |
| US3434058A (en) | Ring counters employing threshold gates | |
| RU2121754C1 (ru) | Преобразователь параллельного кода в последовательный | |
| CA1109128A (en) | Ternary logic circuits with cmos integrated circuits | |
| SU746924A1 (ru) | Коммутатор | |
| RU2036554C1 (ru) | Самокорректирующийся делитель частоты | |
| SU1635186A1 (ru) | Устройство дл управлени переключением резервных блоков | |
| US3862401A (en) | Multi-phase pulse counter | |
| SU489104A1 (ru) | Устройство дл сравнени двоичных чисел | |
| SU1667243A1 (ru) | Счетное устройство | |
| SU840860A1 (ru) | Управл емый распределитель импульсов |