PL101367B1 - Uklad sterujacy cyfrowego miernika czestotliwosci - Google Patents

Description

Przedmiotem wynalazku jest uklad sterujacy cyfrowego miernika czestotliwosci majacego zastosowania zwlaszcza do specjalizowanych mierników czestotliwosci.

Cyfrowy miernik czestotliwosci zbudowany jest z nastepujacych ukladów: uklad wejsciowy przeksztalca¬ jacy sygnal mierzony na ciag impulsów, bramka przepuszczajaca ciag impulsów we wzorcowym odstepie czasu, licznik zliczajacy impulsy, rejestr do którego wpisywany jest wynik pomiaru, uklad wzorcowego odstepu czasu wyznaczajacy czas otwarcia bramki oraz uklad sterujacy wytwarzajacy sygnaly zapewniajace wspólprace wyzej wymienionych ukladów. W odpowiedzi na sygnal inicjujacy rozpoczecie pomiaru uklad sterujacy generuje sygnaly kasowania licznika, uruchomienia ukladu wzorcowego odstepu czasu, wpisu wyniku pomiaru do rejestru oraz inne sygnaly w przypadku mierników specjalizowanych.

W obecnie stosowanych rozwiazaniach uklady sterujace stanowia uklady niezalezne i sa zbudowana z rejestrów przesuwnych lub multiwibratorów wytwarzajacych wymagana sekwencje sygnalów.

Celem wynalazku jest zastapienie ukladów sekwencyjnych przez uklady kombinacyjne, które sa bardziej niezawodne, mniej podatne na zaklócenia oraz mniej kosztowne. • Istota wynalazku polega na wyeliminowaniu niezaleznego ukladu sterujacego i wykorzystaniu do generowania sygnalów sterujacych ukladami miernika sekwencji stanów pierwszego stopnia dzielnika czestotli¬ wosci wzorcowej wchodzacego w sklad ukladu wzorcowego odstepu czasu. ¦ W ukladzie wyjscia cyfrowe okreslajace stan pierwszego stopnia dzielnika polaczone sa z wejsciami ukladu dekodera posiadajacego wejscie czestotliwosci wzorcowej, wejscie bramkowane sygnalem wzorcowego odstepu czasu oraz wyjscie sygnalów sterujacych uklady licznika i pamieci miernika czestotliwosci. • Zaleta wynalazku jest ograniczenie elementów stosowanych w ukladzie sterujacym miernika czestotliwosci, poprawa niezawodnosci dzialania i wyeliminowanie ukladów opózniajacych z ukladu sterowania miernika. l Wynalazek jest blizej objasniony na przykladzie wykonania przedstawionym na rysunku, który jest schematem ideowym ukladu. « Uklad sterujacy miernika wedlug wynalazku jest zbudowany z n - stanowego dzielnika czestotliwosci 2,2 101 367 na którego wejscie jest podawany sygnal czestotliwosci wzorcowej 1 oraz z dekodera stanów 4 bramkowanego m wejsdu 5 wzorcowym odstepem czasu. Uklad 2 stanowi jednoczesnie pierwszy stopien dzielnika czestotliwosci wzorcowej o stopniu podzialu n~m ukladu wzorcowego odstepu czasu, który sklada sie ponadto z geneiatora czestotliwosci wzorcowej oiaz ukladu sterowania bramka, otwierajacego bramke na odcinek czasu odpowiada¬ jacy czasowi pomiaru czestotliwosci sygnalu wejsciowego.

Wyjscie z n-stanowego dzielnika czestotliwosci 2 jest polaczone z wejsciem metanowego dzielnika czestotliwosci 3. » Na wejscia dekodera stanów 4 sa podawane sygnaly z wyjsc cyfrowych 6 n-stanowego dzielnika czestotliwosci 2 oraz sygnal czestotliwosci wzorcowej 1, natomiast wyjscia 7 ukladu dekodera 4 sa polaczone- z wejsciami kasowania i wpisu ukladów licznika 8 oraz rejestru 9, do którego jest wpisywany wynik pomiaru czestotliwosci. • Zadaniem dekodera stanów 4 jest wyróznienie dowolnych stanów sposród n-stanów dzielnika 2. • Kasowanie dzielnika czestotliwosci wzorcowej sygnalem przylozonym na wejscia 6, inicjujacym rozpoczecie pomiaru, nc stan (n#m—n) pozwala na wykorzystanie sekwencji n-stanów przed rozpoczeciem wzorcowego odstepu czasu, jako sygnalów z wyjscia 7 do sterowania ukladami miernika czestotliwosci, ? Po zakonczeniu wzorcowego odstepu czasu uklad dekodera stanów 4 wyróznia stany dzielnika 2 jako druga sekwencje sygnalów sterujacych.

Claims (1)

1. Zastrzezenia patentowe Uklad sterujacy cyfrowego miernika czestotliwosci, w którym pierwszy stopien dzielnika czestotliwosci wzorcowej doprowadzonej do wejscia posiada wejscia ustawiajace oraz wyjscie polaczone z wejsciem drugiego stopnia dzielnika który równiez posiada wejscia ustawiajace, znamienny tym, ze wyjscia cyfrowe okreslajace stan pierwszego stopnia dzielnika (2) polaczone sa z wejsciami ukladu dekodera (4) posiadajacego wejscie czestotliwosci wzorcowej, wejicie (5) bramkowane sygnalem wzorcowego odstepu czasu oraz wyjscie U) sygnalów sterujacych uklady licznika (8) i pamieci (9) miernika czestotliwosci. • Prac. Poligraf. UPPRL naklad 120+18 Cena 45 zl