NO885004L

NO885004L - CIRCUIT FOR TESTING A TRENIVAA CIRCUIT.

Info

Publication number: NO885004L
Application number: NO885004A
Authority: NO
Inventors: Joseph A Langone; Michael Ugenti
Original assignee: Grumman Aerospace Corp
Priority date: 1987-03-11
Filing date: 1988-11-09
Publication date: 1988-11-09
Also published as: NO885004D0

Description

Oppfinnelsens områdeField of the invention

Oppfinnelsen angår kretsprøvingsanordninger, og mer spesielt en anordning for prøving av en krets, såsom en port, i tre driftstilstander, innbefattet trenivå(tri-state)- eller Hi-Z-t Ustanden. The invention relates to circuit testing devices, and more particularly a device for testing a circuit, such as a gate, in three operating states, including tri-state or Hi-Z-t Unstand.

Bakgrunn for oppfinnelsenBackground for the invention

Trenivå-drif t er i ferd med å bli stadig mer vanlig ved elektronisk kretskonstruksjon. Sådanne kretser arbeider i én av tre mulige tilstander, nemlig logisk 1, logisk 0 og en høyimpedanstilstand som er kjent som trenivå- eller Hi-Z-tilstanden. Det er ofte nødvendig å prøve kretser, såsom porter, for å bestemme hvorvidt de arbeider på riktig måte i de tre angitte, mulige tilstander. Rask og nøyaktig kontroll av mange trenivå-komponenter er spesielt nødvendig ved automatisert prøveutrustning (ATE = automated test equip-ment) som typisk prøver et stort antall porter i en enhet som gjennomgår prøving (UUT = unit undergoing test). En ATE-utrustning er vanligvis programmert for å frembringe de nødvendige nivåer for å fullføre trenivå-prøving av porter eller andre digitale kretser i UUT-enheten. Three-level operation is becoming increasingly common in electronic circuit design. Such circuits operate in one of three possible states, namely logic 1, logic 0, and a high-impedance state known as the three-level or Hi-Z state. It is often necessary to test circuits, such as gates, to determine whether they operate correctly in the three specified possible states. Fast and accurate control of many three-level components is especially necessary for automated test equipment (ATE = automated test equipment) which typically tests a large number of ports in a unit undergoing testing (UUT = unit undergoing test). An ATE equipment is usually programmed to produce the necessary levels to complete three-level testing of ports or other digital circuits in the UUT.

Kort beskrivelse av den kjente-- teknikkBrief description of the known technique

Fig. 1 viser en teknikk som tradisjonelt er blitt benyttet ved prøving av trenivå-tilstanden til en anordning, såsom en port 10. En UUT-enhet 12 vil inneholde mange sådanne porter, og de forskjellige digitale nivåer som er nødvendige for å kontrollere porten, frembringes vanligvis av en ATE-utrustning 14. I ATE-utrustningen finnes det spesielt et stort antall digitalord-generatorer (DWG = digital word generators), såsom 16. Hver sådan DWG-generator vil generere signalene til en spesiell port, såsom-porten 10 i en UUT-enhet. Fig. 1 shows a technique that has traditionally been used in testing the three-level state of a device, such as a gate 10. A UUT unit 12 will contain many such gates, and the various digital levels necessary to control the gate, is usually produced by an ATE equipment 14. In the ATE equipment there is a particularly large number of digital word generators (DWG = digital word generators), such as 16. Each such DWG generator will generate the signals for a special port, such as the port 10 in a UUT unit.

Ifølge den kjente teknikk genererer DWG-generatoren 16 et signal som koples til portens 10 inngang 18. Dette inngangssignal vil omfatte et mønster av logisk 1- og logisk 0-nivåer. Dersom porten 10 arbeider på riktig måte, vil det samme mønster av logiske nivåer opptre på utgangen 28. Utgangen 28 kan være koplet til et lager. Ved å sammenlikne det lagrede lagerord med det innmatede ord fra DWG-generatoren 16, vil en gunstig eller positiv prøving av porten 10 frem komme når en overensstemmelse inntreffer. Dersom det ikke inntreffer noen overensstemmelse, kan porten 10 fastslås å være defekt. According to the known technique, the DWG generator 16 generates a signal which is connected to the input 18 of the gate 10. This input signal will comprise a pattern of logic 1 and logic 0 levels. If the gate 10 works correctly, the same pattern of logic levels will appear on the output 28. The output 28 may be connected to a storage. By comparing the stored stock word with the input word from the DWG generator 16, a favorable or positive test of the gate 10 will occur when a match occurs. If no agreement occurs, the gate 10 can be determined to be defective.

For å utvide prøvingen av porten 10 til en trenivå-tilstand, genereres et klargjøringssignal (enable signal) av ATE-enheten 14 og tilføres til porten 10. Dette bør få portens 10 utgang til å oppvise en høy utgangsimpedans. Likestrømsforspenningen i punktet 26 pålegges følgelig i forbindelsespunktet 22 da det ikke vil flyte noen strøm gjennom motstanden 24 med en høy utgangsimpedans på porten 10. Dersom for eksempel forspenningen i punktet 26 er fem volt, bør de samme fem volt være til stede i f orbindelsespunktet 22. Et problem med metoden ifølge den kjente teknikk ville imidlertid fremkomme dersom portens utgang hadde "hengt seg fast" på en logisk 1-tilstand, i hvilket tilfelle spenningen 1 forbindelsespunktet 22 på feilaktig måte ville fremkomme som om porten var i en korrekt eller behørig trenivå-tilstand. Metoden ifølge den kjente teknikk er følgelig ikke i stand til å unngå en spesiell tvetydighet som kan oppstå ved prøving av et stort antall porter. To extend the testing of the gate 10 to a three-level state, an enable signal is generated by the ATE unit 14 and applied to the gate 10. This should cause the output of the gate 10 to exhibit a high output impedance. The direct current bias at point 26 is consequently applied at connection point 22 as no current will flow through resistor 24 with a high output impedance at gate 10. If, for example, the bias voltage at point 26 is five volts, the same five volts should be present at connection point 22. However, a problem with the prior art method would arise if the gate's output was "stuck" on a logic 1 state, in which case the voltage 1 connection point 22 would falsely appear as if the gate were in a correct or proper three-level state. state. The method according to the known technique is consequently not able to avoid a particular ambiguity which can arise when testing a large number of gates.

Kort beskrivelse av oppfinnelsenBrief description of the invention

Den foreliggende oppfinnelse er rettet på en prøve-krets som unngår den tvetydige prøving ved metoden ifølge den kjente teknikk. Distinkte eller tydelige tilstander er til stede på prøvekretsens utgang for tilstandene logisk 1, logisk 0 og trenivå-tilstanden. The present invention is directed to a test circuit which avoids the ambiguous testing by the method according to the known technique. Distinct or distinct states are present at the test circuit's output for the logic 1, logic 0, and three-level states.

Oppfinnelsen kan videre tilpasses slik at referansespenninger kan programmeres ved hjelp av en automatisert prøveutrustning (ATE-utrustning) , slik at det kan gis plass for forskjellige familier eller serier av porter. The invention can further be adapted so that reference voltages can be programmed using an automated test equipment (ATE equipment), so that space can be provided for different families or series of gates.

Kort beskrivelse av tegningsfigureneBrief description of the drawing figures

Ovennevnte formål med og fordeler ved oppfinnelsen vil bli klarere forstått når de overveies i forbindelse med de ledsagende tegninger, der fig. 1 viser et grunnleggende blokkskjema av en krets ifølge den kjente teknikk, og fig. 2 viser et grunnleggende blokkskjema av den foreliggende oppfinnelse for prøving av de tre driftstilstander til en digital krets. The above-mentioned objects and advantages of the invention will be more clearly understood when they are considered in connection with the accompanying drawings, in which fig. 1 shows a basic block diagram of a circuit according to the known technique, and fig. 2 shows a basic block diagram of the present invention for testing the three operating states of a digital circuit.

Nærmere beskrivelse av oppfinnelsenDetailed description of the invention

Porten 10, inngangen 18 og klargjøringsinngangen 20 som er vist på fig. 2, er identiske med dem som er omtalt foran i forbindelse med fig. 1. The gate 10, input 18 and preparation input 20 shown in FIG. 2, are identical to those discussed above in connection with fig. 1.

Oppfinnelsens fravikelse fra den tidligere kjente krets som er vist på fig. 1, er innlemmelsen av to like-strøms-referanseforspenninger i punktene 32 og 36 som er forbundet med forbindelsespunktet 22 ved hjelp av respektive tilpassingsmotstander 30 og 34. Idet man antar de illustrerende, logiske spenninger på logisk 1 = 4 V og logisk 0= 0,2 V, og de illustrerende referanseforspenninger på 2,8 V og 0,8 V som henholdsvis høye og lave referansespenninger, vil entydige sammenlikninger fremkomme på komparatorer 38 og 44 for hver av de tre logiske portdrif tstilstander. Komparatoren 38 har en første inngang 40 koplet til forspenningen i punktet 32, og en andre inngang 42 koplet til forbindelsespunktet 22. På liknende måte har komparatoren 44 en første inngang 46 koplet til forbindelsespunktet 22, mens en andre inngang 48 er koplet til forspenningspunktet 36. The invention's deviation from the previously known circuit shown in fig. 1, the inclusion of two DC reference biases at points 32 and 36 which are connected to connection point 22 by means of respective matching resistors 30 and 34. Assuming the illustrative logic voltages of logic 1 = 4 V and logic 0 = 0 .2 V, and the illustrative reference bias voltages of 2.8 V and 0.8 V as high and low reference voltages respectively, unambiguous comparisons will appear on comparators 38 and 44 for each of the three logic gate operating states. The comparator 38 has a first input 40 connected to the bias in point 32, and a second input 42 connected to the connection point 22. In a similar way, the comparator 44 has a first input 46 connected to the connection point 22, while a second input 48 is connected to the bias point 36.

Ved drift av den på fig. 2 viste krets ifølge oppfinnelsen betraktes først kretsdrift dersom inngangen 18 oppviser en logisk 1 som vil bli antatt å presentere fire volt på portens 10 utgang. Komparatoren 38 vil generere en logisk 1 på en utgang 50 når inngangen 40 er mindre enn inngangen ved 42, slik at utgangen 50 vil føre eller befordre et riktig logisk 1-nivå. På liknende måte er spenningen på komparatorens 44 inngang 48 større enn spenningen på inngangen 46, slik at komparatorens 44 utgang 52 også fører eller befordrer et spenningsnivå på logisk 1. Da komparatorutgangene 50 og 52 begge bevitner et logisk 1-nivå, er det blitt fastslått at porten 10 på vellykket måte har gjennomgått prøvingen av tilstanden med logisk nivå 1. When operating the one in fig. 2 circuit according to the invention is first considered circuit operation if the input 18 exhibits a logic 1 which will be assumed to present four volts at the output of the gate 10. The comparator 38 will generate a logic 1 at an output 50 when the input 40 is less than the input at 42, so that the output 50 will lead or promote a proper logic 1 level. Similarly, the voltage at the input 48 of the comparator 44 is greater than the voltage at the input 46, so that the output 52 of the comparator 44 also leads or promotes a voltage level of logic 1. As the comparator outputs 50 and 52 both demonstrate a logic 1 level, it has been determined that port 10 has successfully passed the logic level 1 condition test.

I denne illustrasjon hvor inngangen 18 oppviser en logisk 0-tilstand, fremkommer en utgangsspenning på 0,2 V fra porten 10. Det vil innses at komparatorene 38 og 44 vil generere logiske 0-nivåer på begge utganger 50 og 52. Dette skyldes det faktum at de første innganger 40 og 48 av de respektive sammenliknere 38 og 44 fører spenninger som er større enn spenningene på deres andre innganger 42 og 4 6. In this illustration where input 18 exhibits a logic 0 state, an output voltage of 0.2 V appears from gate 10. It will be appreciated that comparators 38 and 44 will generate logic 0 levels at both outputs 50 and 52. This is due to the fact that the first inputs 40 and 48 of the respective comparators 38 and 44 carry voltages that are greater than the voltages on their second inputs 42 and 46.

Idet man nå betrakter prøvingen i trenivå-tilstanden, vil portens 10 utgangsimpedans anta en høy utgangsimpedans når en trenivå-tilstand er til stede. Som et resultat vil spenningen i forbindelsespunktet 22 ligge midt mellom de illustrerende 2,8 V og 0,8 V. I denne illustrasjon vil denne verdi være 1,8 V. Med dette spenningsnivå til stede på de andre innganger 42 og 46 til de respektive komparatorer 38 og 44, vil komparatoren 38 generere en logisk 0 mens komparatoren 44 vil generere en logisk 1. Dette skyldes det faktum at komparatorens 38 første inngang 40 vil ha en høyere spenning til stede på denne enn på den andre inngang 42. På den annen side vil komparatorens 44 første inngang 46 ha en høyere spenning til stede på denne enn på den andre inngang 48. Den resulterende generering av en logisk 0 på utgangen 50 og en logisk 1 på utgangen 52 fullfører på vellykket måte trenivå-prøvingen av porten 10. Slik som i tilfellet på fig. 1, kan utgangene 50 og 52 være koplet til et lager for å lagre utgangssignalene etter hvert som inngangssignalene varieres gjennom de tre logiske tilstander. Dersom de for-ventede utgangssignaler lagres, fastslås at porten 10 er totalt operasjonsdyktig gjennom alle tre logiske driftstilstander. Now considering the test in the three-level condition, the gate 10 output impedance will assume a high output impedance when a three-level condition is present. As a result, the voltage at connection point 22 will lie midway between the illustrative 2.8 V and 0.8 V. In this illustration, this value will be 1.8 V. With this voltage level present at the other inputs 42 and 46 to the respective comparators 38 and 44, the comparator 38 will generate a logical 0 while the comparator 44 will generate a logical 1. This is due to the fact that the first input 40 of the comparator 38 will have a higher voltage present on it than on the second input 42. On the other side, the first input 46 of the comparator 44 will have a higher voltage present on it than on the second input 48. The resulting generation of a logic 0 on the output 50 and a logic 1 on the output 52 successfully completes the three-level testing of the gate 10. As in the case of fig. 1, the outputs 50 and 52 may be connected to a store to store the output signals as the input signals are varied through the three logic states. If the expected output signals are stored, it is determined that the gate 10 is fully operational through all three logical operating states.

Det vil selvsagt innses at de spesielle spennings-verdier som er omtalt, bare er valgt som eksempel. Ut fra den foregående beskrivelse vil det innses at oppfinnelsen gir mulighet for rask og nøyaktig prøving av digitale kretser, såsom porter, i tilstander med logisk 1, logisk 0 og trenivå-tilstand. It will of course be realized that the particular voltage values discussed have only been chosen as an example. Based on the preceding description, it will be realized that the invention enables fast and accurate testing of digital circuits, such as gates, in states with logical 1, logical 0 and three-level state.

Man må være klar over at oppfinnelsen ikke er be-grenset til de nøyaktige konstruksjonsdetaljer som er vist og beskrevet i det foregående, idet fagfolk på området vil komme på nærliggende modifikasjoner. One must be aware that the invention is not limited to the exact construction details shown and described above, as those skilled in the field will come up with similar modifications.

Claims

1. Circuit for testing a three-level digital device having a signal input for logic 1 and logic 0 levels, and also having a three-level enable input, CHARACTERIZED BY comprising first and second reference voltage points, a voltage divider device that has a center contact which is connected to an output of the device, and further has external contacts which are connected to the respective reference span ning points, first and second comparators each having a first input coupled to a corresponding reference voltage point, and a second input coupled to the center point, and individual clamping devices on the outputs of the comparators that lead logic 0 levels on both terminals when a logic 0 is present on the signal input, logic 1 levels on both terminals when a logic 1 i is present on the signal input, and logic 0 on one terminal and logic 1 on the other terminal when an enable signal is present on the three-level enable input.

2. Circuit according to claim 1, CHARACTERIZED IN THAT the voltage divider device comprises two matching resistors.

3. Circuit according to claim 1, CHARACTERIZED IN THAT the first reference voltage is maintained at an analog value which is less than the analog value of the logic 1 level, and the second reference voltage is maintained at an analog value >which is greater than the analog value of a logic 0 level.

4. Circuit according to claim 2, CHARACTERIZED IN THAT the first reference voltage is maintained at an analog value that is less than the analog value of the logic 1 level, and the second reference voltage is maintained at an analog value' that is greater than the analog value of a logic 0 level.

5. Method for testing a three-level digital device having a signal input for logic 1 and logic 0 levels, and also having a three-level enable input, CHARACTERIZED BY comprising the steps to make first and second reference voltages available in separate points, to divide the voltage between the points so that a center reference voltage point is obtained, connecting the output of a digital device to the center reference voltage point, at a first instant performing a first comparison between the first reference voltage and the voltage of a first logic level present at the center reference voltage point, at the first instant performing a second comparison between the second reference voltage and the voltage of a first logic level present at the center reference voltage point, to determine whether the device works satisfactorily with the first logical levels by comparing the first and second comparisons during the first instant, a match therebetween indicating satisfactory operation, at a second instant performing a first comparison between the first reference voltage and the voltage of a second logic level present at the center reference voltage point; in the second moment performing a second comparison between the second reference voltage and the voltage of a second logic level present at the center reference voltage point; determining whether the device works satisfactorily with the second logic level by comparing the first and second comparisons during the second instant, a match therebetween indicating satisfactory operation, in a third moment providing the device with a three-level provisioning command and at the same time performing a first comparison between the first reference voltage and a reference voltage at the center reference voltage point, in the third moment performing a second comparison between the second reference voltage and the reference voltage .which is present in the center reference voltage point, and during the third instant, determining whether the device is operating satisfactorily in a three-level mode by comparing the first and second comparisons, whereby > a mismatch of these comparisons indicates satisfactory three-level operation.